文 |许晨渊的书房
编辑 | 许晨渊的书房
压电微机电系统 (PiezoMEMS) 领域的迅速出现对 Si 上的低滞后压电薄膜产生了巨大的需求。在这项工作中，我们介绍了外延 Pb(Mg 0.33 Nb 0.67 )O 3 -PbTiO 3 (PMN-PT) 薄膜与 Si 的集成，以使用最先进的方法制造器件。
通过优化的缓冲层和电子触点，高质量低滞后 PMN-PT 薄膜与 Si 集成，这是将 PMN-PT 薄膜用于 PiezoMEMS 器件的重要一步。发现处理必要的SrTiO 3缓冲层对于在 Si 上实现纯相钙钛矿 PMN-PT 层的生长至关重要。此外，我们提出了 PMN-PT-on-Si 电容器的电子触点工程，以获得低滞后极化和位移响应。
钙钛矿氧化物显示出广泛的功能特性。重要的特性包括铁电性、压电性、多铁性、巨磁阻和高温超导性。这些功能为众多技术挑战提供了机会，例如持续缩小设备尺寸和降低功耗 。
然而，在实际设备中实现钙钛矿氧化物薄膜一直是一个巨大的挑战，因为这种薄膜的特性不同于它们的块状单晶特性，例如在应变和缺陷浓度方面。薄膜中的缺陷，例如位错和成分混合，经常出现在氧化物层之间的界面或衬底/层界面处，这会大大降低功能特性。
为了解决这个问题，过去几十年在实现具有明确界面的钙钛矿氧化物薄膜的原子控制生长方面取得了巨大进展。这是通过使用不同的沉积技术实现的，例如分子束外延 (MBE)、脉冲激光沉积 (PLD) 和原子层沉积 (ALD)。
受控生长通常依赖于使用单晶衬底，例如 SrTiO 3 (STO)、LaAlO 3 (LAO)、LaAlO 3 -SrAl 0.5 Ta 0.5 O 3 (LSAT) 和 REScO 3 (RE = Dy, Gd, Sm和 Nd)。这些衬底具有不同的晶胞参数，一个富有成果的研究方向是研究外延应变对沉积薄膜质量和性能的影响。
然而，很明显，氧化物基板的使用限制了这些薄膜在潜在设备应用中的使用，因为它们成本高、尺寸小并且与硅基电子电路和现有加工工具（如光刻和蚀刻）的兼容性低，它们是为以 Si 为标准平台的半导体行业开发的 。
因此，已经研究了将钙钛矿氧化物薄膜与 Si 基板集成的不同方法。众所周知，裸露的 Si 表面具有高反应性，并且通常在开始沉积外延钙钛矿氧化物膜之前形成与钙钛矿薄膜界面处的非晶硅氧化物层。
由于沉积层和衬底之间的配准损失，这对外延氧化物与 Si 的直接集成提出了挑战。为了避免这个问题，已经探索了各种缓冲层来防止Si表面的氧化。
据报道，将裸露的 Si 表面暴露于碱土金属（例如 Sr 或 Ba）会导致有序的硅化物结构，从而能够生长与 Si 完美配准的 SrTiO 3 层 。这项工作被广泛认为是一项技术突破，并被多个研究小组进一步优化。
从而确定 Sr 氧化对所得阻挡层稳定性的影响，经证实，在降低的温度下沉积额外的金属 Sr 对于防止 Sr 终止层的形成至关重要，这使得单层 (Ba, Sr)O 的生长具有良好的晶体质量并大大减少了界面 Si 的数量-O债券。
我们进一步研究了在 (Ba, Sr)O 缓冲 Si 顶部生长 SrTiO 3 层，并表明准确控制氧气暴露和随后的退火对于避免导致 SiO 形成的不良界面反应至关重要2和 TiSi 2 。除了 SrTiO 3之外，还有许多其他模板层，例如氧化钇稳定的氧化锆/氧化铈 (YSZ/CeO 2)、纳米片和氧化石墨烯，已被用于钙钛矿氧化物异质结构与 Si 的集成。使用不同缓冲层的 Si集成 LaMnO 3 /SrTiO 3超晶格，包括 YSZ/CeO 2、SrTiO 3涂层 Ca 2 Nb 3 O 10纳米片和还原氧化石墨烯，并比较它们的结晶质量和磁性。
除了使用缓冲层外，另一种集成方法是利用 La 0.7 Sr 0.3 MnO 3、Sr 3 Al等牺牲层，将生长在钙钛矿衬底上的钙钛矿层外延转移到不同类型的衬底。弛豫铁电 Pb(Mg 0.33 Nb 0.67 )O 3 -PbTiO 3 (PMN-PT) 由于其巨大的机电耦合和低滞后现象，是一种很有前途的用于 PiezoMEMS 器件的钙钛矿氧化物 。
出色的压电性能与极化纳米区域 (PNR) 的存在有关，极化纳米区域被认为具有高度动态性并且对外部电刺激敏感. 然而，制备相纯的钙钛矿PMN-PT薄膜具有很大的挑战性。由于钙钛矿相的复杂成分和相对较低的稳定性，经常形成二次非压电烧绿石相，这会显着降低压电响应。在我们之前的工作中，我们使用 La 掺杂 BaSnO 3 (LBSO) 作为拉伸失配缓冲电极 ，在 SrTiO 3 (STO) 衬底上实现了相纯钙钛矿 PMN-PT 层的外延生长。
在这里，我们展示了相纯钙钛矿 PMN-PT 薄膜在 SrTiO 3上的集成缓冲 Si (STO/Si) 基板。STO/Si 基板由 Lumiphase AG 提供，具有 4 nm 厚的 STO 缓冲层，该缓冲层使用 MBE 在 Si 上外延生长。首先在 700 °C 下在 STO/Si 衬底上沉积 BaSnO 3 (BSO) 层，然后在 750 °C 下生长 LBSO 作为拉伸失配电极层，在其上可以形成纯相钙钛矿 PMN- PT层在高温下生长。
发现通过 MBE 生长的 4 nm 厚 STO 对于防止沉积在 Si 上的 PMN-PT 薄膜中烧绿石相的成核和生长至关重要。在 PMN-PT 的生长温度下，通过 PLD 在 STO/Si 衬底上生长的额外 STO 层，即使薄至 2 个晶胞 (uc)，也被证明会改变后续 LBSO/BSO 层的晶格参数，从而导致烧绿石相的形成。
使用 LBSO (20 nm)/BSO (20 nm)/STO (4 nm (MBE)) 作为缓冲层，相纯钙钛矿 PMN-PT 薄膜与 Si 基板集成。基于这些发现，进行了 PMN-PT 电容器在 Si 上的电子接触工程。结果表明，在 LBSO 和 PMN-PT 之间附加一层2 nm SrRuO 3 (SRO) 大大降低了 PMN-PT 电容器在 Si 上的极化和位移响应的滞后，这与在PMN-PT-on-STO 电容器。
通过 X 射线衍射（XRD，Panalytical MRD）表征薄膜的晶体学性质。通过原子力显微镜（AFM，Bruker）研究薄膜表面。偏振响应的特征是使用 aixACCT TF-2000 分析仪，结合双光束激光干涉仪 (DBLI) 进行位移测量。在电气测量中，使用了具有不同振幅和 1 kHz 恒定扫描频率的三角双极激励电压波。
在所有电气测量中，底部电极接地，并在样品侧面涂上银浆。顶部电极和银浆由金属探针接触。在所有极化和位移测量之前，电容器用负半电压周期预极化，在从上到下的电极方向准备极化。预极化脉冲的幅度和持续时间与以下极化和位移测量中用于电压波的值相同。
在不同 LBSO/BSO/STO/Si 模板上生长的 PMN-PT 层的 XRD 2 θ – θ光谱。只有当 PMN-PT 层生长在 LBSO/BSO/STO(MBE)/Si 上时，才能获得纯相钙钛矿 PMN-PT 层。由 PLD 沉积的附加 STO 层的存在导致在 PMN-PT 薄膜中形成烧绿石相。对纯相钙钛矿 PMN-PT 薄膜的反射进行ω扫描。摇摆曲线的 FWHM 约为 0.6°，这接近于在单晶钙钛矿基板上生长的高质量钙钛矿氧化物薄膜所获得的值。
根据我们早期关于 PMN-PT 在单晶 STO 基板上生长的研究，我们发现拉伸失配模板对于稳定所得 PMN-PT 薄膜的钙钛矿相和防止烧绿石相的形成至关重要 基于这一发现，我们在 PMN-PT (600 °C) 的生长温度下对 LBSO/BSO 异质结构进行了倒易空间映射 (RSM)，以更深入地了解 PMN-PT 层与底层模板之间的晶格失配生长条件下的层。由于 La 浓度过低，导致LBSO 和 BSO 的体晶格参数相似。结果，RSM 中两层的反射都显示为单峰，正如人们从晶格参数之间的微小差异所预期的那样。
当生长在较厚的 STO 层上时，LBSO/BSO 的 (103) 反射的面外分量不断向较低的反射角移动，因此c轴晶格参数较大，表明在这个高温下四方性增加。总结了推导的四方性值。
众所周知，钙钛矿通常在高温下开始在钙钛矿模板层上立方体上生长。在大晶格失配的情况下，这会在初始生长层中产生大应变。额外的 STO 层生长 PLD 导致 LBSO/BSO 和 PMN-PT 之间的拉伸失配减少。我们相信在生长温度下减少的拉伸失配会导致 PMN-PT 薄膜中形成烧绿石相。
通过 MBE 直接在 Si 上生长的 4 nm STO 的表面形态，以及通过 PLD 生长的 4 nm + 2 uc 和 4 nm + 10 uc 附加 STO 层。所有都显示出光滑的表面，峰间高度差小于 1 nm。从插图中的线扫描可以看出，与 MBE 沉积的 STO 层相比，PLD 沉积的 STO 层表面具有相对较低的高度差和明显较小的横向晶粒尺寸。
LBSO 层表现出相似的拓扑表面特征：带有粒子的互连晶粒。直接在 STO (4 nm MBE)/Si 基板上生长的 LBSO/BSO 薄膜的峰间高度差（约 1 nm）略低于具有额外 PLD 生长的 STO 层（约 1.5 nm） )。上生长的纯相钙钛矿 PMN-PT 层的表面 显示出颗粒特征，表明 PMN-PT 的岛状生长。对于在具有额外的 PLD 生长的 STO 层的基板上生长的 PMN-PT 层，观察到簇状柱，我们将其归因于烧绿石相。
在我们之前关于 STO 基板上 PMN-PT 电容器电子接触工程的工作中，我们已经表明，通过在 LBSO 顶部添加薄 SRO 层来设计底部电极对于获得低滞后响应非常重要STO 上的 PMN-PT 电容器。
在 LBSO/PMN-PT 界面处存在低介电常数的有缺陷的介电层，这会导致高外部电场下的滞后电荷交换。通过添加 2 nm 厚的 SRO 层，可以强烈抑制这种效应，并且由此产生的电容器表现出近乎理想的弛豫铁电响应和最小的滞后。
基于此结果，在 PMN-PT 层生长之前，Si 上本器件的底部 LBSO 电极还补充了额外的 2 nm 厚的 SRO 层。
PMN-PT-on-Si 电容器的极化响应表现出与 STO 基板上的等效器件相似的电极依赖性。对于 PMN-PT 层与 LBSO 底部电极直接接触的电容器，观察到明显的极化滞后现象; 矫顽场、剩余极化和最大极化随着最大施加场的增加而增加，并且PE环在最大施加场处表现出非饱和特征（尖端开口）。
通过在 LBSO 和 PMN-PT 之间插入 2 nm 厚的 SRO 层，极化滞后和矫顽场大大降低。压电性能的特征在于大信号系数 ( D max / V max )，对于 SRO/PMN-PT/LBSO/BSO/STO(MBE)/Si 和 SRO/PMN- 计算为 62.5 pm/V PT/SRO/LBSO/BSO/STO(MBE)/Si 电容器，其中D max是最大测量位移，V max是最大施加电压。
尽管压电系数没有显着差异，但 PMN-PT-on-LBSO 电容器显示出比 PMN-PT-on-SRO 电容器强得多的位移滞后。这些结果进一步证明了精心设计的电子接触对于通过抑制滞后电荷注入过程在 STO 和 Si 基板上获得 PMN-PT 电容器的低滞后响应的重要性。
在这项工作中，我们已经证明相纯钙钛矿 PMN-PT 薄膜可以与 Si 基板集成，用于潜在的器件应用。发现 STO 模板在集成中起着至关重要的作用：STO 层在 PMN-PT 的生长温度下影响 LBSO/BSO 异质结构的晶格常数。这可能与 STO 层的不同表面形态有关，因此在随后的 LBSO/BSO 生长过程中会发生不同的成核密度。LBSO/BSO 的晶格常数决定了 PMN-PT 层中是否会形成烧绿石杂质。
其次，通过在 LBSO 和 PMN-PT 之间添加额外的 2 nm 厚 SRO 层来进行电子接触工程。结果表明，与块状 STO 基板上的这些电容器相比，Si 上的电容器表现出更大的滞后现象，但对电子接触的依赖性相似：PMN-PT 和 LBSO 之间额外的 2 nm SRO 层大大降低了滞后现象。PMN-PT 在 Si 上的较大滞后可能归因于 Si 和钙钛矿氧化物之间的热失配引起的应变。
