集成电路的纳米制程工艺逐渐逼近物理极限，通过异质集成来延续和拓展摩尔定律的重要性日趋凸显。异质集成以需求为导向，将分立的处理器、存储器和传感器等不同尺寸、功能和类型的芯片，在三维方向上实现灵活的模块化整合与系统集成。异质集成芯片在垂直方向上的信号互连依赖硅通孔（TSV） 或玻璃通孔（TGV） 等技术实现，而在水平方向上可通过再布线层（RDL） 技术实现高密度互连。异质集成技术开发与整合的关键在于融合实现多尺度、多维度的芯片互连，通过三维互连技术配合，将不同功能的芯粒异质集成到一个封装体中，从而提高带宽和电源效率并减小延迟，为高性能计算、人工智能和智慧终端等提供小尺寸、高性能的芯片。通过综述TSV、TGV、RDL技术及相应的2.5D、3D异质集成方案，阐述了当前研究现状，并探讨存在的技术难点及未来发展趋势。
1 引言
芯片是推动信息社会蓬勃发展的基石，掌握高端芯片的制造技术关乎国家未来在人工智能、高性能计算、5G/6G通信和万物互联等关键领域的全球竞争力。由于集成电路的纳米制程工艺逐渐逼近物理极限，通过芯片三维异质集成来延续和拓展摩尔定律的重要性日趋凸显[1-8]。异质集成以需求为导向，将分立的处理器、存储器和传感器等不同尺寸、功能和类型的芯片，在三维方向上实现灵活的模块化整合与系统集成[5]。此时，如何实现互连芯片之间高带宽、低延迟和低损耗的信号传输，成为突破高端芯片内存墙、速度墙和功耗墙等瓶颈的关键[2-6]。据台积电测算[5-6]，若芯片堆叠的垂直互连间距从现有的36 μm 降至0.9 μm，互连密度至少可增加3 个数量级，实现10倍以上的通信速度、20倍的能源效率和近2万倍的带宽密度提升。以芯片封装互连密度来表述的摩尔定律也获得了广泛共识。由此可见，高密度三维互连技术将成为未来推动芯片持续向高性能和微型化发展的关键引擎。
随着芯片模块化思想及芯粒（Chiplet，一类在独立裸片上设计、采用不同工艺制程制作并可复用集成的芯片）技术的提出和发展，芯片设计、工艺制程和封装测试由单片一体化向多模块灵活整合发展[2]，因此封装技术需进行相应的深度开发和模块化整合。21世纪以来，美国国防部高级研究计划局（DARPA）、欧洲微电子研究中心（IMEC）、德国Fraunhofer、法国Leti、新加坡IME、美国麻省理工学院、佐治亚理工学院等单位均陆续投入大量资源，开展深入的三维异质集成研发工作。这些顶尖研究机构借助系统集成方面的基础优势，针对多芯片三维异质集成技术的开发一直走在世界前列[8]。值得注意的是，2022 年初，英特尔、台积电、三星、高通、谷歌等行业领先企业成立了通用Chiplet高密度互连联盟（UCIe），旨在整合推广三维芯片互连及异质集成的技术标准并构建完善生态，这也标志着异质集成技术进入了发展及产业应用的关键阶段[9]。
事实上，异质集成技术开发与整合的关键在于融合实现多尺度、多维度的芯片互连，从而提高带宽和电源效率并减小延迟，为高性能计算、人工智能和智慧终端等提供更小尺寸和更高性能的芯片。芯片的垂直方向互连依赖硅通孔（TSV）或玻璃通孔（TGV）等技术，水平方向上通过再布线层（RDL）技术进行互连。本文综述了TSV、TGV、RDL等芯片三维互连技术，分析基于这些互连技术的三维异质集成方案及应用，阐述当前研究现状，并探讨存在的技术难点及未来发展趋势。
2 芯片三维互连技术
通过垂直方向上的TSV/TGV 技术与水平方向上的RDL技术的配合，对芯片进行三维互连，可将不同尺寸、材料、制程和功能的Chiplet 异质集成到1 个封装体中，形成的三维异质集成及互连结构如图1所示。
2.1 TSV技术
TSV 主要用于实现垂直方向上的信号连接，其中Cu-TSV的应用最为广泛。典型的Cu-TSV制造工艺包括以下关键步骤：深孔刻蚀、形成绝缘层/粘附阻挡层/种子层、电镀Cu填充、去除多余Cu及背面的TSV-Cu外露[10-14]。目前用于三维异质集成的TSV 直径约为10 μm，深宽比约为10∶1。与半导体领域的其他技术发展方向类似，TSV 的直径、间距和深度等关键尺寸亟需缩小。TSV直径的减小，不但能够减少其占用面积、提高互连密度，还可以显著减少Cu-TSV附近的应力，避免影响器件性能。根据TSV的直径及深宽比的路线图，未来先进TSV 工艺的直径有望减小到1 μm，深宽比达到20∶1[15]。国际上重要的半导体科研机构和领先企业已经开始研究亚微米直径的TSV技术。
细小直径、高深宽比的TSV 加工的主要难点包括如何形成连续均匀的绝缘层/ 粘附阻挡层/ 种子层和无缺陷的超共形电镀Cu 填充等。由于物理气相沉积（PVD）、化学气相沉积（CVD）在微米尺度深孔内覆盖率低，通过PVD、CVD 沉积绝缘层、粘附阻挡层和种子层不利于TSV 尺寸的进一步缩小[10]。原子层沉积（ALD）可制备小直径、高深宽比的共形薄层，成为突破PVD工艺瓶颈的关键技术。ALD具有的优势包括：较低的工艺温度，比现有CVD 及PVD 工艺更好的深孔覆盖能力，介质沉积前无需表面处理，更薄的介质层减少了TSV 的抛光处理时间。2015年，IMEC报道了直径为3 μm、深度为50 μm的TSV制造工艺，采用ALD沉积氧化绝缘层、WN 扩散阻挡层，利用化学镀NiB作为电镀种子层，快速深孔电镀工艺实现TSV 填充[11]。日本学者研究了直径为2 μm、深度为30 μm 的TSV结构，在ALD-Ru、ALD-W上化学镀沉积铜，然后完成TSV电镀铜填充，化学镀铜和ALD-Ru之间的结合强度大于100 MPa[11-12]。然而，当前工艺探索和研究还缺乏系统性，深孔电镀/ 化学镀填充、ALD 沉积形成多界面材料和结构的电学特性、可靠性以及失效机理都还需要深入研究。
2.2 TGV技术
TGV 作为TSV 的低成本替代方案，逐渐受到广泛关注。TGV无需沉积绝缘层，具有高频电学特性优良、工艺流程简单的特点。此外，玻璃的机械稳定性强、翘曲小且成本低，大尺寸玻璃易于获取。TGV在射频组件、光电集成和MEMS器件等三维封装领域具有广阔的应用前景[16-17]。
以盲孔为例的TGV 的工艺流程包括：首先制备TGV盲孔；其次通过物理气相沉积的方法在TGV盲孔内部沉积Ti/Cu 种子层（工艺温度为250~400 ℃）；
接着利用TGV 深孔电镀，自底而上进行孔内填充，实现TGV 无孔洞填充并退火。近年来，关于TGV 的成孔方法被广泛研究报道，如喷砂法、光敏玻璃法、等离子刻蚀法、激光烧蚀和激光诱导湿法刻蚀法等[16]。其中，激光诱导湿法刻蚀技术具有快速高效成孔、工艺简单、侧壁光滑、高精度成孔等显著优点，被广泛应用于各种玻璃材料的三维微流道加工。2014 年，德国LPKF公司的OSTHOLT等人[18]利用激光诱导湿法刻蚀技术率先制备出应用于玻璃三维集成的TGV。结果显示，对于厚度为50~200 μm 的玻璃，通过改变氢氟酸（HF）蚀刻参数可以得到直径为10~50 μm、节距不小于50 μm的TGV。然而，其侧壁垂直度较差，锥度均大于5°，对电学性能及可靠性都有负面影响。另外，TGV的深宽比往往可决定芯片的集成度，该方法制备的TGV深宽比一般不大于6∶1，远小于先进TSV 工艺所能达到的20∶1。CHEN 等人[19]采用皮秒激光对硼硅酸盐玻璃进行改性时，发现在激光束传播路径的影响区出现的一系列纳米孔洞增强了玻璃样品在HF溶液中的选择性蚀刻能力。通过调节激光脉冲和HF溶液浓度等，可针对特定成分的玻璃改善TGV 侧壁垂直度。刻蚀液选择性蚀刻的原因及蚀刻速率随激光脉冲能量改变的机理仍有待阐明；超/兆声振动、温度和蚀刻液浓度等因素及多场耦合对蚀刻速率和选择比的影响等重要问题仍未得到研究。
目前，垂直TGV 通孔的电镀填充方式一般为蝶形填充，其与TSV硅基半导体工艺自下而上的盲孔电镀填充具有本质差别[20]。与盲孔填充相比，通孔填充在流体力学与质量传输方面均存在明显差异。盲孔填充时，镀液在孔内很难流动；而在通孔内部，镀液可以流动从而加强内部的传质。且通孔与盲孔的几何形状不同，没有盲孔底部，不会产生自下而上的填充方式。TGV 通孔与盲孔在几何形状、流场、质量传输等方面的差异，导致用于盲孔填充的电镀配方及工艺无法直接用于TGV通孔。另一方面，由于TGV的直径、深宽比、表面粗糙度及垂直度等均与印制电路板（PCB）通孔有显著差异，现有通孔填充理论应用于TGV 电镀填充具有很大的局限性，需综合考虑电流密度、添加剂、流场和传质等多因素耦合，但目前仍缺乏相关研究。
除TGV、TSV 以外，通模通孔（TMV）、封装通孔（TPV）等技术也是满足微电子封装高密度和多功能要求的潜在解决方案[21-23]。TMV是一种在封装尺度上的工艺，通过垂直通孔与RDL 技术，可有效地为封装上封装（PoP）与多芯片嵌入式堆叠封装中的不同封装提供垂直互连。目前用于垂直互连的TMV 孔径一般为25~150 μm，深度为100~1 000 μm。此外，获得高质量的TMV仍需解决制备TMV过程中管壁平整度、通孔中的残渣和散热导致的芯片与模具分层等问题[22]。具有细间距TPV的薄玻璃中介层因其具有绝缘性能、大面板可用性和与硅匹配的热膨胀系数，而能够作为3D集成的低成本和高I/O基板[23]。在玻璃上实现TPV的一般方法有激光烧蚀法、深反应离子蚀刻及光化学蚀刻法。作为TSV的替代方案，实现更小尺寸的TPV直径与金属化仍需深入研究。
2.3 RDL技术
RDL是实现芯片水平方向互连的关键技术，可将芯片上原来设计的I/O焊盘位置通过晶圆级金属布线工艺变换位置和排列，形成新的互连结构。借鉴PCB铜布线工艺，RDL可通过加成法、半加成法等方法加工。典型的RDL半加成工艺包括[24]：（1）形成钝化绝缘层并开口；（2）沉积粘附层和种子层；（3）光刻显影形成线路图案并电镀填充；（4）去除光刻胶并刻蚀粘附层和种子层；（5）重复上述步骤进行下一层的RDL布线。高密度的RDL布线可借鉴半导体铜互连的大马士革工艺进行加工，引入化学机械抛光进行平坦化，并去除多余的铜及粘附层/种子层。
目前，高密度互连有机RDL 线宽/线间距（L/S）约为6 μm，微孔直径为20 μm、间距为50 μm，可实现每平方毫米每层约40个I/O的密度[24-25]。然而，为了进一步提高I/O 密度，需要具有1 μm 线宽/线间距以及1~2 μm直径微孔的RDL。RDL技术的进步对于实现高密度、高带宽（每平方毫米每层超过500 个I/O、带宽大于500 Gbit/s）的芯片互连具有极为重要的意义。高密度RDL 有4 个关键问题：（1）细线条光刻L/S 为1 μm；（2）微孔加工是限制RDL实现高I/O密度和精细I/O间距的最主要的障碍；（3）低介电常数和低耗损因子的介电材料；（4）半加成法是实现高密度RDL的普遍工艺。
3 基于TSV及RDL的异质集成方案
经过多年发展，TSV 封装技术的发展经历了从TSV 简单互连、2.5D TSV 转接板、微凸点3D 集成到目前最为关注的无凸点3D集成。从应用的角度看，已进入量产的基于TSV 的封装技术主要集中在高端可编程器件、图像处理器、存储芯片以及传感器芯片等领域[26]。
3.1 基于TSV及RDL互连的晶圆级封装
用TSV简单互连代替引线键合，实现硅背面与正面有源区或金属布线之间的电气导通，是TSV 在批量生产中的首次使用。其典型应用包括图像、指纹、滤波器、加速度计在内的传感器的封装，基于TSV 的MEMS传感器封装结构如图2所示[27]。使用TSV可减小传感器模块的封装尺寸，利于进行晶圆级封装，提高生产效率并降低成本。近年来发展出的基于后通孔TSV 的埋入硅基三维异质集成技术，提供了1 种低成本、高性能的异质集成方案。2016年，华天科技有限公司开发出硅基埋入扇出（eSiFO）技术，使用硅片作为载体，将芯片置于在12英寸硅晶圆上制作的高精度凹槽内，重构出1个晶圆；然后采用可光刻聚合物材料填充芯片和晶圆之间的间隙，在芯片和硅片表面形成扇出的钝化平面；再通过光刻打开钝化层开口，并采用晶圆级工艺进行布线和互连封装。硅基埋入封装具有超小的封装尺寸、工艺简单、易于进行系统封装和高密度三维集成等优点[28]。同时，可通过制备背面RDL和Via-last TSV，实现异质集成多芯片的三维堆叠封装。其基本工艺流程包括：将测试正常的芯片嵌入单个eSiFO 封装体，然后分别在eSiFO 封装体的正面和背面形成RDL，再通过微凸点和Via-last TSV 实现多个独立的eSiFO 封装体与嵌入式芯片之间的电信号互连。eSiFO技术可以将由不同设计公司、晶圆厂设计制造的各种晶圆尺寸和特征尺寸的不同系统或不同功能的芯片集成到1个芯片中，从而实现真正的不同封装体之间的三维异质集成封装。
3.2 2.5D TSV转接板异质集成
2.5D TSV 转接板技术是为解决有机基板布线密度不足、信号延迟大、带宽限制等问题而开发的带有TSV 垂直互连通孔和高密度金属布线的新型基板技术。通过带有TSV垂直互连通孔的无源或有源载板，实现多个芯片间的高密度连接，再与有机基板互连以提高系统集成密度，解决芯片管脚密度与有机基板引出结构无法兼容的问题。典型2.5D TSV 转接板异质集成结构如图3 所示[29]，采用TSV 及微凸点（包括可控塌陷C4 凸点和铜柱C2 凸点）实现垂直互连，通过高密度RDL实现水平互连，实现中央处理器（CPU）、图形处理器（GPU）、高带宽内存（HBM）等Chiplet的异质集成。
IMEC、Fraunhofer、Leti、IME、台积电、联电等半导体顶尖研究机构和企业均陆续推出各自的2.5D TSV转接板异质集成方案。其中，台积电于2011年推出的2.5D 封装衬底上晶圆级芯片封装（CoWoS）技术最具代表性[30]，并成功实现大规模量产。该技术通过芯片到晶圆工艺将芯片连接至硅转接板上，再把堆叠芯片与基板连接，实现芯片－转接板－基板的三维封装结构。该技术采用前道工艺在转接板上制作高密度的互连线，通过转接板完成多个芯片的互连，可以大幅提高系统集成密度，降低封装厚度。基于台积电的CoWoS 技术，Xilinx 推出“Virtex-7 2000T”产品，该产品将4 个采用28 nm 工艺的现场可编程门阵列（FPGA）芯片通过TSV 转接板互连，实现了在单个FPGA模组里集成数个FPGA的功能，超越了摩尔定律的限制[31]。此后推出的基于CoWoS技术的产品包括华为海思Hi616、英伟达TESLA显卡和Fujistu A64FX超级计算芯片等。针对高性能计算应用，台积电于2020 年进一步开发了集成深沟槽电容（DTC）的CoWoS 技术，其电容密度高达300 nF/mm2，漏电流小于1 fA/μm2，该CoWoS具有更低的功耗和更好的数据传输性能[32]。到2021年，CoWoS技术已经发展至第五代[33-34]，转接板面积可达2 500 mm2，单个转接板可集成8个HBM和超过3个芯片级系统（SoC）/Chiplet 模块；同时集成DTC以增强电源完整性，并发展出相应的5层亚微米尺度的铜RDL互连技术。近年来，人工智能、高性能计算等对超强算力的需求迅猛增长，大力推动了2.5D TSV 转接板封装技术的应用。通过异质集成CPU、GPU 和HBM 获得更高的带宽密度，成为提高算力的关键途径。根据对TOP500超级计算机系统的分析，2020 年基于CoWoS 技术的总计算能力占所有TOP500系统总计算能力的50%以上[34]。
3.3 基于TSV和微凸点的三维异质集成
3D集成将芯片在垂直方向通过TSV 和微凸点进行堆叠，可以实现高性能、低功耗、高宽带、小形状因子等目的，充分发挥晶圆级堆叠和TSV 技术互连线长度短的优势。该技术早期主要应用于动态随机存取存储器（DRAM）、高带宽内存等。典型产品如2014年三星基于TSV和微凸点互连量产的64 GB DRAM，互连TSV 尺寸为7μm×50 μm；与采用引线键合的内存相比，信号传送速率提升一倍，而功耗减少一半[8,35]。
近年来，基于TSV和微凸点的三维集成技术不断拓展到逻辑芯片的三维堆叠集成。2019 年，英特尔推出基于TSV和微凸点的新型3D集成技术Foveros，该技术能够实现逻辑芯片的面对面堆叠，首次将芯片堆叠从传统的无源中介层和内存等扩展到高性能逻辑芯片，例如CPU、GPU 和AI 处理器等[4,36-37]。10 nm 节点工艺的计算芯片与22 nm 节点工艺的有源芯片3DFoveros堆叠集成结构[36]如图4所示。采用Foveros封装技术的英特尔Lakefield处理器于2020年投入市场[37]。三星也于2020年发布了X-Cube三维集成技术，利用TSV 和微凸点技术将HBM 芯片与逻辑芯片进行堆叠，在速度、功率、效率方面实现显著飞跃[38]。
3.4 基于无凸点混合键合的三维异质集成
一直以来，3D 集成广泛采用Sn 基钎料微凸点和TSV实现高效的垂直互连。然而，当间距减小到20 μm以内，热压键合过程中的细微倾斜将使钎料变形挤出而发生桥连短路。同时，液－固反应形成的金属间化合物（IMC）将占据凸点的大部分体积,使之转变为脆性连接。并且，表面扩散及柯肯达尔孔洞等问题的影响急剧增加，难以进一步缩减互连间距，微凸点的微型化遭遇前所未有的瓶颈[39-41]。基于Cu/绝缘层混合键合的无凸点3D 集成可实现：（1）刚性互连，避免出现桥连问题；（2）与集成电路后道工序及TSV 铜互连相兼容，无需底充胶；（3）芯片堆叠中多次热压工艺无影响（铜的熔点为1 083 ℃）；（4）无脆性相IMC 形成；（5）优异的电、热、机械和抗电迁移性能。因此，无凸点Cu/绝缘层混合键合在超细间距（小于10 μm）芯片垂直互连中的应用具有无可比拟的优势。
对于Cu-Cu 直接键合及Cu/ 绝缘层混合键合的研究已持续了几十年，然而由于当时的市场需求有限并且工艺难度过大，其一直未引起过多关注。直到2015 年，索尼获得Ziptronix 公司的混合键合技术授权，首次推出了基于无凸点混合键合的高性能图像传感器产品[41]。半导体业界逐渐意识到混合键合将成为突破微凸点微型化瓶颈的有效途径。此后英特尔、台积电、华为、长江存储、IMEC、IME、Leti 等领先机构和企业陆续对混合键合技术进行了深入研发[40]。英特尔推出了基于无凸点混合键合的Foveros 三维集成技术，但未披露过多细节。台积电则较为详细地公布了其基于无凸点混合键合的三维异质集成技术，将之称为集成片上系统（SoIC）[5-6,42-43]，其混合键合工艺温度与无铅焊料回流工艺温度相当。SoIC 集成采用超薄芯片，以实现大深宽比和高密度的TSV互连。为此，台积电提出并优化2 条工艺路线：（1）芯片－晶圆键合后再背面露铜，首先将芯片面对面混合键合，随后对芯片背面减薄，背面露铜后沉积绝缘层和Cu 盘，再次与另一芯片Cu-Cu 键合并重复以上工艺，实现芯片堆叠；（2）背面露铜后再进行芯片－芯片键合，首先将晶圆临时键合于玻璃载板并进行背面减薄，背面露铜后沉积绝缘层和Cu盘，晶圆与载板解键合后切割成单颗芯片，单颗芯片再分别进行Cu-Cu 键合以实现芯片堆叠。基于混合键合的SoIC 及其改进版本SoIC+ 可以获得超细间距和超高密度的互连。它比倒装芯片技术具有更好的电气性能，插入损耗几乎为零，远远小于2D并排倒装芯片技术的插入损耗。与台积电采用的传统微凸点3D TSV 集成对比，无凸点SoIC 集成的12层存储器在垂直方向上的尺寸下降高达64%，带宽密度则增加28%，而能源消耗下降19%。
由此可见，无凸点3D 集成技术可实现超高密度的芯片垂直互连，继续推动芯片向高性能、微型化和低功耗方向发展。同时，以台积电无凸点3D集成SoIC技术为例，SoIC 可与CoWoS、集成扇出型封装等技术实现深度异质集成整合，三维异质集成方案如图5 所示[39]。原来需要放到1个片上系统SoC芯片上实现的方案，现在可以转换成多个Chiplet来做。这些分解开的Chiplet再通过集成SoIC实现灵活整合，其芯片产品具有设计成本低、速度快、带宽足和低功耗的优势。因此，基于无凸点混合键合的三维异质集成技术若真正实现量产，无疑是集成电路行业划时代的革新技术。然而，当前该技术在设计规则、平整度、清洁度、材料选择和对准等方面仍面临诸多挑战。
4 基于玻璃基板的异质集成方案
玻璃基板具有较多优势：玻璃的低损耗使其传输性能优良，高平整度的表面可以进行细间距的布线，以及可调的热膨胀系数使得异质集成的应力问题减少。TGV的加工比TSV 更为简单高效，机械、激光或刻蚀等方法组合使用，均可批量进行玻璃打孔。由于玻璃本身的绝缘特性，仅需沉积粘附层与种子层即可进行电镀填充。同时，玻璃基板封装可以通过玻璃面板级工艺进行大批量的制造，具有成本优势[16]。玻璃基三维异质集成结构如图6所示。
4.1 基于TGV及RDL的异质集成
佐治亚理工学院在2014 年提出的三维极薄玻璃转接板厚度约为30~50 μm[43]，转接板位于三维堆叠存储芯片与逻辑芯片之间，取消了逻辑芯片的TSV 通孔，其TGV 间距为20~50μm，与3D-IC 中所需的TSV间距一致。与此同时，TGV展示出了更低的插入损耗、更小的延时和串扰。三维极薄玻璃转接板技术可有效地降低成本及工艺难度，提升转接板整体性能并降低整体厚度。欣兴电子在2014年提出玻璃转接板嵌入式载板[44]，将厚度为100 μm、孔径为30 μm 的玻璃转接板埋入层压板后进行标准的层压板工艺，实现转接板与层压板的互连。此结构减少了焊球数量，在使整体封装结构更薄的同时减少了底填所带来的热膨胀问题，可以减少传统工艺中转接板与基板组装造成的损耗，采用镀铜而不是焊料连接的方式将转接板与基板直接连接，可以提高可靠性和电性能。2016年，格罗方德、IBM 以及加州大学伯克利分校联合发表了针对系统小型化的端到端集成的多芯片玻璃转接板方案[45]。该方案的TGV最终高度为55 μm，上、下直径分别为25μm和12μm，在芯片键合端采用大马士革工艺制造最小特征尺寸为2.5μm的金属布线。这项工作成功地将TSV转接板的设计方案复刻到TGV转接板中，在转接板的上方利用大马士革工艺制造精细铜布线。
2020年，佐治亚理工学院发表了28 GHz频段的面板级超薄玻璃基片上的AiP 异质集成[46]，玻璃基三维封装天线模组的工艺流程如图7所示[31]。在玻璃基板上制作的八木－宇田天线，其中心频率为25.85 GHz，分数带宽为28.2%，覆盖了28 GHz 频段，基板的背面集成了有源集成电路以及离散无源组件。天线在目标频率范围内还具有广角主瓣，具备良好的信号发射和接收覆盖能力。模块级表征结果显示其具有低互连信号损耗，在28 GHz时TPV损耗为0.021 dB。此项工作表明玻璃基AiP 异质集成可以为毫米波通信模组提供1个高性能的解决方案。本文作者团队[47]探索了多层玻璃的天线集成技术，采用激光诱导湿法刻蚀玻璃技术制备TGV，随后在玻璃表面进行金属布线，并采用钎料进行多层玻璃堆叠键合，开发出采用5层玻璃堆叠的方案，制作工作频段在75~90 GHz 的天线。辐射部分由4个微带贴片组成，封装总尺寸为10 mm×9 mm×1 mm。TGV和RDL形成的互连可实现层间的直接传输和信号耦合，以提高传输效率。此外，低介电常数确保了玻璃的微弱表面波效应。实验和仿真结果表明，该系统的回波损耗小于25 dB，增益大于7 dBi。
然而，玻璃的主要问题在于导热系数低导致的散热不良。CHO等人[48-49]研究发现，玻璃转接板通孔、接地铜结构等可提供有效的热传导途径，引入大量铜通孔、铜布线等结构可以显著提高玻璃转接板的散热性能，同时可实现在硅材料中难以实现的逻辑器件和存储器件之间的良好热隔离。在PCB中引入蒸汽腔均热板可以进一步提高散热性能，克服玻璃的低热导率问题，获得和硅转接板几乎相当的散热性能。铜结构、蒸汽腔对玻璃转接板散热性能的影响如图8所示。
4.2 埋入玻璃式扇出型异质集成
佐治亚理工学院在2019 年针对高效高带宽异质集成发表了 TGV 三维封装方案———嵌入平板玻璃技术[50]，实现了逻辑芯片和存储芯片的面对面式三维集成。100 μm厚度的逻辑芯片被埋入110 μm深度的玻璃盲槽中，并将介质真空压入芯片与盲槽的侧壁间，再用光刻打开开口，实现其与存储芯片的直接互连。相较于目前的2.5D封装结构和3D-IC，这种结构有着更高的I/O密度、更佳的性能、更低的成本以及更好的可靠性。该种结构无需对处理器芯片进行TSV工艺，同时可实现超短互连和高效的超高带宽，具有较大的潜力。
本文作者研究团队基于玻璃成孔工艺开发了埋入玻璃式扇出型（eGFO）异质集成技术，并成功应用于电源芯片、滤波器、超声换能器、毫米波雷达天线等集成封装[51-55]。其中新型隔离电源芯片封装结构如图9所示，基于eGFO异质集成技术将接收和发射线圈通过封装表面上的RDL制成的微型变压器异质集成在一起。电源芯片实现了46.5%的峰值转换效率和最大1.25 W的输出功率，而封装尺寸仅有5 mm×5 mm，在目前所报道的无磁芯隔离电源芯片中效率和功率密度均为最高。针对超声换能器阵列不耐高温的特性，团队开发了低温RDL优先的eGFO技术[53]。通过临时键合在载板上制作3层RDL及铜柱凸点，使用低固化温度的各向异性导电胶实现超声换能器阵列与临时玻璃基板之间的电学连接；以玻璃代替有机塑膜材料，通过胶带转移法制作了包含超声换能器阵列器件的重构晶圆；通过晶圆级键合实现了超声换能器阵列与临时玻璃基板之间的批量键合，避免了在长期预热条件下的失效问题[54]。
同时，eGFO 还可应用于毫米波雷达芯片和封装天线的异质集成，其结构如图10（a）所示[55]，模组实测辐射结果如图10（b）所示。仿真及实测结果表明，接收天线阵列实现了10.5 dBi的增益，发射天线阵列实现了9 dBi的增益。基于此技术，中国电子科技集团公司第三十八研究所在ISSCC 2021 国际固态电路会议上发布了一款高性能的77 GHz 毫米波芯片及模组，其集成封装尺寸仅为23.1 mm×10.7 mm×220 μm，在国际上首次实现2 颗3 发4 收毫米波芯片及10 路毫米波天线单封装集成，其探测距离达到38.5 m，刷新了全球毫米波封装天线最远探测距离的新纪录。
5 结束语
异质集成技术开发与整合的关键在于融合实现多尺度、多维度的芯片互连，芯片在垂直方向上的TSV、TGV 互连技术与水平方向上的RDL 互连技术相配合，可将不同尺寸、材料、制程和功能的Chiplet异质集成整合到1个封装体中，从而提高带宽、延迟和电源效率，为高性能计算、人工智能和智慧终端等提供更小尺寸和更高性能的芯片。
TSV 作为三维异质集成的核心技术，其关键尺寸需要不断地缩小，细小直径、高深宽比TSV 加工的主要难点包括：形成连续均匀的绝缘层/ 粘附阻挡层/种子层和无缺陷的超共形电镀Cu填充等。通过TSV与RDL互连技术的融合，基于TSV互连的晶圆级封装、2.5D TSV转接板、微凸点3D 集成和无凸点3D 集成等异质集成方案相继被推出，并在高端可编程器件、图像处理器、存储芯片以及传感器芯片等领域实现量产。
目前，无凸点3D集成技术可实现超高带宽密度的芯片垂直互连，并可与其他封装技术实现深度异质集成整合，将分解开的Chiplet互连封装成片上集成系统，在降低芯片设计成本和芯片功耗的同时提升带宽和计算速度。基于无凸点混合键合的三维异质集成技术若真正实现量产，无疑是集成电路行业划时代的革新技术。然而，当前该技术在界面设计规则、平整度、清洁度和材料选择等方面仍面临诸多挑战。
基于玻璃TGV 的转接板异质集成的优势包括：玻璃表面较高的平整度可以进行细间距的RDL布线；玻璃的低损耗特性使得TGV/RDL 传输性能优良；玻璃具有可调的热膨胀系数，使得异质集成应力问题减少；同时玻璃转接板可以通过玻璃面板级工艺进行大批量制造而具有成本优势。因此，这一技术在5G通讯射频器件、无源器件、MEMS 器件等领域具有广阔的应用前景。
来源：半导体封装工程师之家；作者：钟毅 江小帆 喻甜 李威 于大全
半导体工程师半导体经验分享，半导体成果交流，半导体信息发布。半导体行业动态，半导体从业者职业规划，芯片工程师成长历程。221篇原创内容公众号
