晶圆级封装中的垂直互连结构
徐罕 朱亚军 戴飞虎 高娜燕 吉勇 王成迁
（中国电子科技集团公司第五十八研究所 厦门大学电子科学与技术学院）
摘要：
随着电子产品需求的不断提升，半导体封装技术的发展已经从2D 结构发展到2.5D 乃至3D结构，这对包括高密度集成和异质结构封装在内的系统级封装（System in Packaging， SiP） 提出了更高的要求。以当下热门的晶圆级封装为切入点，重点阐述并总结目前在晶圆级封装结构中出现的3 种垂直互连结构：硅通孔（Through Silicon Via， TSV)、塑封通孔(Through Molding Via，TMV)、玻璃通孔(Through Glass Via，TGV)。这3 种垂直互连结构也是业内公认的推进三维集成封装的关键技术。从3 种垂直互连结构的发展历史、工艺方法和应用领域等多个方面进行提炼总结，明确垂直互连结构的现状能力及未来挑战，为晶圆级三维集成封装技术开发和探索提供参考。
1 引言
封装技术诞生以来伴随着科技的不断创新，到目前为止已经经历了4 个阶段： 20 世纪70 年代，以插装型的封装技术形式为主；20 世纪80 年代，主要以微电子封装技术表面贴装技术为主流；20 世纪90 年代，随着集成电路技术的不断进步，封装技术主要是以面阵列的方式向小型化和低功率方向发展；进入21 世纪后，封装技术进入了快速发展时期，迎来了堆叠式封装技术时代，封装概念从原本的单一器件封装演变成了系统级封装。
21 世纪初，晶圆级封装技术实体问世，起初晶圆级封装依靠其封装尺寸小型化、低成本和高性能的优势在市场应用中获得认可，但随着用户需求的不断提升，移动设备向高集成化、轻量化以及智能化的趋势发展，对先进封装提出了更高的要求。2010 年之后，封装技术有了质的突破，在封装体的纵向和横向上取得显著成效，出现了扇出型封装、多芯片异构集成封装、三维异质集成封装以及将所有封装形式和结构融合于一体的系统级封装。
作为上下互连的中介层结构，垂直互连结构对三维封装集成能力以及实现系统整合具有不可替代的作用，其中硅通孔（Through Silicon Via，TSV)、塑封通孔(Through Molding Via，TMV) 和玻璃通孔(Through Glass Via，TGV)互连结构在近些年的先进封装领域中是最为普遍的结构，通过垂直互连提高了封装体的高密度互连能力，使得集成度更高、传输速率更快、寄生干扰更小、高频特性更优越。本文从3 种垂直互连结构的发展历史、工艺方法和应用领域等多个方面进行阐述，系统总结3 种垂直互连结构的特点和发展。
2 TSV 垂直互连结构
2.1 TSV 技术背景
TSV 技术的起源可以追溯到1958 年， 当时WILLIAM 申请了专利，描述了将两个芯片连接在一起的通道[1]。然而更多的业内人士认为MERLIN 和EMANUEL 才是TSV 结构的发明者，并于1964 年获得了专利[2]。
TSV 互连结构在移动应用市场中具有广泛的应用，TSV 结构可以减少电信号延迟，实现低电容、低电感、高速度通信能力，普遍应用于移动设备、物联网和生物医学等方面，例如市场中早已热推的High Bandwidth Memory（HBM）。HBM 早期由超威、英伟达和海力士主推，HBM 使用TSV 技术把多块内存芯片堆叠在一起形成3D IC，并使用2.5D 封装技术把堆叠内存芯片和中央处理器在硅转接板上实现互联。
2.2 TSV 结构工艺
根据硅通孔在工艺制程中形成的顺序，TSV 结构可以分为先通孔工艺（Via First）、中通孔工艺（Via Middle）和后通孔工艺（Via Last）。
先通孔工艺（见图1）是指在器件（如MOSFET 器件）结构制造之前，先进行通孔结构制造的一种通孔工艺方法[3]。晶圆上先进行TSV 结构的通孔刻蚀，孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅。多余的多晶硅通过CMP 去除。这种方法允许使用高温工艺来制造绝缘化的通孔（即高温SiO2 钝化层）并填充通孔（即掺杂的多晶硅）。由于多晶硅通孔的高电阻率，先通孔工艺并未广泛用于有源器件晶圆。使用先通孔工艺的图像传感器产品和MEMS 产品数量有限，对于这些应用，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以接受的。
中 通孔工艺（见图2）是在工艺流程的制造过程中形成的TSV 结构，常常在形成器件之后但在制造叠层之前制造的通孔工艺[4]。在有源器件制程之后形成TSV 结构，然后内部沉积电介质。电介质沉积对于中通孔工艺具有挑战性，因为必须使用相对低温的电介质沉积方法（小于600℃），以避免损伤器件性能（但对于无源Si 转接板，可以使用高温电介质来做绝缘钝化层，因为晶圆上没有有源器件)。淀积阻挡层钛金属和铜种子层，然后电镀铜填充通孔，或者可以通过化学气相沉积钨金属填充通孔。通常，钨用于填充高深宽比TSV（深宽比大于10∶1），而铜用于填充低深宽比TSV（深宽比小于10∶1）。中通孔工艺适用于100 μm及以下的TSV 间距。中通孔工艺的优点是TSV 结构间距小，再布线层通道阻塞最小以及TSV 结构电阻较小。其主要缺点在于它必须适合产品器件性能要求，这样才不会干扰器件（如低热应力影响），并且也不会干扰相邻的布线层（即将TSV 结构的凹陷减小到最小，使应力影响最小化）。此外，TSV 结构中通孔工艺成本相对较高，尤其是TSV 结构的刻蚀工序、铜电镀工序以及面铜的化学机械抛光工序。
正面后通孔工艺（见图3） 是在Back End of Line（BEOL）工艺处理结束后，从晶圆正面形成通孔的一种制造工艺[5]。从概念上讲，在晶圆上制造的后通孔工艺与中通孔工艺相似，但是对工艺温度有进一步的限制（必须小于400℃）。正面后通孔工艺的一个优点是TSV 结构的粗略特征尺寸可与全局布线层的特征尺寸相媲美，因此简化了工艺集成的某些制造流程。对于通过晶圆与晶圆间键合形成的3D 堆叠，正面后通孔工艺也具有一些优势。TSV 结构可以在工艺结束时形成，连接堆叠中的多层封装。正面后通孔工艺的一个缺点是TSV 结构的刻蚀更具挑战性，因为除了Si 刻蚀之外，还必须刻蚀整个电介质叠层。该工艺的另一个问题是它会阻塞布线通道，从而导致更大的芯片尺寸。由于这些限制，正面后通孔工艺的应用受到了限制。
背面后通孔工艺是在BEOL 工艺处理结束后，从晶圆背面进行通孔结构的一种制造工艺[6]。对于晶圆到晶圆间的堆叠，可以简化工艺流程，因为省去了许多背面工艺步骤，例如背面焊料凸点和金属化。可以使用氧化物或聚合物粘合剂从正面到背面或从背面到背面键合晶圆。图4 显示了背面后通孔工艺的示例。首先使用粘合剂将两个器件晶圆以面对面方式粘合，接下来，将顶部晶圆减薄，将TSV 结构刻蚀至顶部晶圆和底部晶圆上的焊盘，孔内沉积电介质，最后，将金属沉积到TSV 结构中并进行表面金属层再布线。背面后通孔工艺被广泛用于图像传感器和MEMS 器件。对于这些应用，TSV 结构尺寸较大，因此通孔可以逐渐变细，从而简化了电介质和金属的后续沉积。由于通孔直径大（大于100 μm），因此可以实现足够的电介质保形性。通过掩模步骤或使用间隔物刻蚀形成TSV 结构的底部介电层，TSV 结构内部沉积金属，通过电镀再分布层进行表面图案化。一般不需要完全填充TSV结构的金属，因此可以缩短处理时间或简化处理步骤。
2.3 TSV 技术应用
2.3.1 影像感应器
CMOS 图像传感器（CMOS Image Sensor, CIS）是最早在批量生产中采用TSV 结构的应用之一。在最初的CIS 应用中，TSV 结构的形成在图像传感器晶圆的背面，以形成互连、消除引线键合，并减小封装尺寸和增加密度。芯片堆叠仅在CIS 出现时才出现，透镜、电路和光电二极管的顺序与传统的相反，从而使穿过透镜的光先入射到光电二极管，然后再入射到电路。这是通过翻转光电二极管晶圆，减薄背面，然后使用直接氧化物键合将其粘合在读出层的顶部来实现的，其中TSV 的作用是作为垂直互连的中间层。
2.3.2 3D 封装
3D 封装包含两个或两个以上垂直堆叠的芯片（集成电路），因此它们占用的空间较小且具有更高的连通性。在IBM 的硅载体封装技术中有另一种3D 封装类型，其中没有堆叠IC，而是使用包含TSV 的载体基板将多个IC 三维堆叠在一起[7]。在大多数3D 封装中，堆叠的芯片沿其边缘布线在一起。这种边缘布线会稍微增加封装的长度和宽度，并且通常在芯片之间需要一个额外的“插入层”。在某些新的3D 封装中，TSV 通过在芯片主体之间建立垂直连接来代替边缘布线，所得封装没有增加长度或宽度。由于不需要插入器，因此TSV 3D 封装也可以比边缘布线3D 封装更扁平。这种TSV 技术有时也称为直通硅堆叠（Through Silicon Stacking, TSS）。
2.3.3 3D 集成电路
3D 集成电路是通过堆叠硅芯片和管芯并将它们垂直互连以使它们表现为单个设备而构建的单个集成电路[8]。通过使用TSV 技术，3D IC 可以将大量功能整合到一起。堆叠中的不同芯片可以是异类的，例如，将CMOS 逻辑器件、DRAM 和III-V 材料结合到一个IC 中。这种形式可以大大缩短通过芯片的关键电气路径，从而加快操作速度。另外，在HBM 存储器标准设计中也包括了TSV。
2.4 TSV 技术优劣性及挑战
TSV 技术被看做是一个必然的互连解决方案，也是目前倒装芯片和引线键合型叠层芯片解决方案的很好补充。TSV 结构能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大提升芯片传输速度并降低功耗。因此，业内人士将TSV 技术称为继引线键合(Wire Bonding)、载带自动焊（TAB）和倒装芯片（FC）之后的第四代封装技术。但是TSV 技术的发展也不可避免地存在一些问题亟待解决，首先是超薄硅圆片技术，其次是高密度互连的散热问题，再者是3D封装与目前封装工艺的兼容性问题，包括兼容的工艺设备和工具，这涉及到成本问题，且未形成一套统一的行业标准以及系统的评价检测体系。
3 TMV 垂直互连结构
3.1 TMV 技术背景介绍
由于PSvf BGA（Package Stackable very Thin Fine Pitch BGA) 和PSfc CSP （Package Stackable Flip Chip Chip Scale Package） 技术结构限制了存储器接口的密度和间距，市场迫切需要新的叠层封装技术来突破这一瓶颈，封装技术因此进入了第二代层叠封装（Package on Package，PoP）技术的开发时期。2008 年，安靠公司首次在ECTC 会议上提出将塑封通孔技术应用至PoP 中，该技术提供稳定的底部封装，让使用更大芯片/ 封装比的更轻薄基板成为可能[9]。自此，PoP因具有更高的输入输出端口密度、更小的间距、更薄的封装尺寸和更低的翘曲而成为移动产品中逻辑和内存组件三维集成的首选封装形式[11]。可以说，TMV技术是推动3D 叠层封装技术发展的动力与核心。
3.2 TMV 结构工艺
TMV 结构的制备原理较为简单，如图5 所示，即经过塑封工艺后，利用激光钻孔的方式在塑封体中制备垂直通孔，通孔的底部连接金属。随后，通过溅射和电镀工艺在通孔中填入导电材料，辅助以打线键合及回流焊工艺实现逻辑与内存组件的三维互联[10]。
然而，基于激光蚀刻技术，要制备出合格的TMV结构需要考虑多方面的因素。
（1）塑封料的选择：塑封材料为有机无机复合物，由多种原料构成，如环氧树脂、无机填料（SiO2）、催化剂、脱模材料、颜料、阻燃剂、应力释放剂等。其中，无机填料为主要组成部分，体积占比通常可达70%~90%。因此，填料的形状、尺寸以及空间分布直接影响TMV 通孔的成形质量。HSU 等人[12]称，TMV 结构的底部开口最小尺寸应大于3 倍填料尺寸，如35 μm 填料对应TMV 结构的底部最小开口直径为105 μm。此外，高密度填料区域和低密度填料区域在通孔切割后所形成的切割角存在差异，TMV 结构的切割角如图6所示，θ 为切割角，高密度区域和低密度区域的切割角分别约为1°~2°和7°~9°。若填料分布不均或密度不同导致TMV 结构的通孔切割角差异，最终会影响后续的溅射和电镀填孔工艺。
（2）激光工艺：激光钻孔的成型原理是热蚀刻，热效应是其基本的物理现象。但是，这种现象会导致TMV 通孔边缘材料强度恶化和填料脱落。不仅如此，通孔不规则侧壁上松动的填料会挡住激光的外沿，减少光束到达底部，影响通孔蚀刻深度并形成上宽下窄的梯形结构。同时，PARK 和KANG 等人[13-14]曾经做过相关研究，通孔侧壁的质量决定互联性能的好坏。而合适的激光类型、脉冲能量、循环次数以及气氛是形成高质量TMV 通孔的充分条件。研究表明，对于100 μm 的塑封体，制备TMV 结构最优化的条件为：功率2.14 W，频率55 kHz，速度200 μm /s，循环次数2 次，焦长255 μm。对于200 μm 的塑封体，制备TMV最优化的条件为：电流26 A，频率55 kHz，速度200 μm/s，循环次数5 次，焦长255 μm。另外，通过加入辅助气氛如Ar 和N2 减缓激光蚀刻造成的氧化并改善TMV 通孔的侧壁质量[15]。
总的来讲，已知的TMV 结构的通孔深度可以达到1000 μm，通孔直径主要取决于塑封料填料的大小，一般为大于等于填料直径的3 倍。
3.3 TMV 技术优劣性及挑战
TMV 技术作为众多3D 垂直互联方案的一种，填补了倒装以及TSV 封装技术等高端市场以外的空白。TMV 技术发展至今，仍然屹立不倒并被广泛应用是有其原因的。首先，TMV 结构的PoP 可以支持单芯片、堆叠芯片或FC 设计。TMV 结构是适用于新兴0.4 mm节距低功耗DDR2 的理想解决方案，能够满足储存器的接口要求，使堆叠接口兼容密度为0.3 mm 及更小的焊球节距。其次，TMV 结构的制备工艺相对简单，可实施性较强。另外，TMV 结构制备成本低，与TSV 结构增加整体15%的成本相比，TMV 结构被市场的接纳性更强。更重要的是，在国内TSV 技术稳定性较难控制的情况下，TMV 技术的良率有所保障。然而，TMV 技术也存在劣势，一方面通孔精密度不高，另一方面，散热效果还有待提升。这些都是目前TMV 技术有待改善的关键点。
4 TGV 垂直互连结构
4.1 TGV 技术背景介绍
随着封装体的集成度不断提高，系统级封装和3D异质结构的复杂性以及器件加工工艺和材料特性能力等的需求，加之TSV/TMV 互连结构本身也存在局限性，所以在2.5D 和3D 封装领域必然出现不同路线的工艺和材料方案，以弥补市场需求。
在2010 年第60 届电子元件和技术会议上，来自德国费劳恩霍夫可靠性和微集成研究所的迈克尔博士，与专业的玻璃材料制造商肖特公司联合，首次提出了TGV 技术概念[16]，提出玻璃通孔在工艺稳定性、制程成本以及射频和微波电性能方面相对于硅通孔较为优越。
在随后的几年里，业界诸多专家学者对玻璃及TGV 结构的应用进行了深入的拓展和探索研究，国内以厦门云天半导体科技有限公司为首，国外以肖特、博世公司为首，在应用领域不断挖掘，目前已知在MEMS 封装、3D IC 转接板以及IPD 集成和射频元器件工艺方面的尝试均取得了非常不错的效果[17]。尤其在2015 年之后，由于5G 毫米波概念慢慢进入人们的视野，业内诸多专家学者和无线通讯以及信号基站制造商针对使用玻璃为载体的TGV 结构工艺，探索其在高频信号下的传输性能，最后因玻璃具备电阻率较高、高信号隔离、低介电损耗的特性取得了非常优秀的成果。而TSV 工艺结构中的半导体硅材料，在电场或磁场影响下载流子会移动从而影响电路信号，所以以玻璃为载体的TGV 工艺结构在毫米波产品应用中更优于TSV 结构。TGV 结构及相关技术在光通信、射频、微波、微机电系统、微流体器件领域有广泛的应用前景[18-19]。此外，因为玻璃的物理特性可控，工艺中无需制作绝缘层，降低了工艺复杂度和成本，所以在未来三维异质集成中，TGV 结构被认为是替代TSV 结构的理想解决方案[20]。
4.2 TGV 结构工艺
对于TGV 互联结构的一大挑战就是如何快速且经济地形成大批量结构通孔（如图7 所示）。TGV 结构的通孔形成方法和TSV 结构相比，虽然最终目的是一样的，都是完成封装体内部结构的垂直互联作用，但因玻璃和硅材料本身还是存在不小的差异，所以工艺制程上又存在区别，目前为大家熟知的TGV 结构中通孔形成的方式有超声钻孔、喷砂工艺、湿法刻蚀、深反应离子刻蚀DRIE、激光钻孔、聚放电工艺FED、光敏玻璃感光成形以及采用激光诱导深度蚀刻LIDE。
传统的喷砂法、湿法刻蚀法都存在一定的局限性，深反应离子刻蚀的效率十分低下。激光钻孔是较为适用的方法，因其成本低且覆盖范围广赢得了业界的关注。激光钻孔根据波长和类型分为好几类，其中有波长从1 μm 短波激光到10.6 μm 的CO2 激光，还有具备紫外波长的准分子激光。CO2 激光因其工艺质量和效力不高而被否定，而基于准分子激光和聚放电工艺技术的TGV 通孔效力可达每秒上千个玻璃通孔。
乐普科激光电子股份有限公司及厦门云天半导体科技有限公司分别在2014 和2019 年对激光诱导刻蚀工艺进行介绍和深度研究[21-22,24]，被认为是目前对TGV 通孔成形最有效的方式。其工艺步骤主要为两步：第一是用皮秒激光去改性基底玻璃，第二步使用10%的HF 去做玻璃刻蚀从而形成玻璃通孔。这一工艺被厦门云天半导体科技有限公司称之为LaserInduce Deep Etching，其形成的玻璃通孔可以获得较高的深宽比，同时没有碎屑和裂纹，工艺具有良好的稳定性，且深入研究表明此工艺如果使用材质是硅玻璃，其垂直通孔形成后表面将更为光滑。LPKF 激光所进行的玻璃改性的处理速度为每秒大约5000 个玻璃通孔，TGV 的直径可达10~50 μm，节约了大量的工艺时间并保证了工艺能力。
形成玻璃通孔只是TGV 结构工艺过程的一部分。填孔和金属化布线是接下来不可或缺的工作。TGV 结构转接板基本流程为[23]：在玻璃通孔完成之后进行通孔电镀，之后再进行介电层和布线层以及金属化层等类似TSV 结构的工艺制程。TGV 金属化流程及相关切片如图8 所示。
4.3 TGV 技术优劣性及挑战
玻璃通孔技术虽然有诸多优势，但同时也存在着多方不足。一是现有的方法虽然可以实现TGV 结构，但有些方法会损伤玻璃，且造成表面不光滑；二是大多数加工方法效率低，没法大规模量产；三是TGV 结构的电镀成本和时间相比TSV 结构略高；四是玻璃衬底材质表面的黏附性较差，容易导致RDL 金属层异常；五是玻璃本身的易碎性和化学惰性给工艺开发带来了难度。还有就是此技术对于市场而言还属于相对新兴的技术，虽然已有不错的反响，且市场规模在逐年扩大，但市场需求和应用生态还没有产生很大的改变，有待未来进一步的发展。
5 结论
TSV、TMV、TGV 结构都有各自的优点和缺点，没有一种通孔结构可以完美应用于各种高密度高维度集成封装。TSV 结构在半导体电子存储和CIS 领域有相对明显的优势，但材料兼容性不高、工艺成本高昂。TMV 结构则工艺简单、成本低廉，具有较高的经济实用性，但工艺技术能力的应用处于相对低端封装领域。TGV 结构虽在射频和微波传输方面有更大的优势，但是材料工艺有局限性。3 种垂直互连结构具体如何运用，还要结合具体的实际应用需求，以使得封装结构更合理，优点更多，性能更突出。同时，未来还需持续优化各个垂直互连结构，改进各垂直互连结构的工艺方法，进一步完善高密度集成封装技术。
