技术前沿：老美要禁的GAA是什么？

先进制程的工艺演变进程

随着器件按比例缩小，寄生电阻和电容又将成为一个新问题。CPP（Contacted Poly Pitch）决定标准cell宽度（见图 1），它是由 Lg、接触宽度 (Contact Width ：Wc) 和垫片厚度 ( Spacer Thickness：Tsp) 组成，CPP = Lg + Wc + 2Tsp。减少 Wc 会增加寄生电阻，除非进行工艺改进以改善接触，而减少 tsp 会增加寄生电容，除非使用较慢的介电常数间隔物。

随着标准cell高度的降低，每个器件的鳍片数量必须减少（鳍片减少）。

从 FinFET 过渡到堆叠的水平纳米片 (stacked Horizontal Nanosheets：HNS)，通过改变片宽（sheet width：见图 3）和通过堆叠更多片来增加 Weff 的能力来提高灵活性。

添加sheets与 Weff 相加，Wee = N*2(W+H)，其中 N 为sheets的数量，W 为sheets的宽度，H 为sheets的高度（厚度）。最终，sheets的数量受到底部sheets性能的限制。sheets之间的间距随着寄生电阻和电容的减小而降低，但必须足够大以使栅极金属（gate metals）和电介质(dielectric)进入间隙(gap)。在 HNS 堆栈下方有一个底部寄生台面器件( bottom parasitic mesa device)，可以通过注入或介电层进行控制。在 FinFET 中，nFET 电子迁移率高于 pFET 空穴迁移率。在 HNS 中，迁移率更加不平衡，电子迁移率更高，空穴迁移率更低。可以通过用 SiGe 包覆沟道(cladding the channel )或使用应变松弛缓冲器( Strain Relaxed Buffer)来提高空穴迁移率，但这两种技术都会增加工艺复杂性。Imec 引入了一个称为 Forksheet (FS) 的概念，其中在 nFET 和 pFET 之间放置了一个介电层，从而减少了 np 间距，从而形成了更紧凑的标准单元.

除了具有 FS 的 HNS，还有CFET(Complementary FET )，后者堆叠 nFET 和 pFET，从而无需水平 np 间距。

CFET 选项包括单片集成（monolithic integration），其中的 nFET 和 pFET 器件都制造在同一晶圆上。此外还有顺序集成（equential integration），其中的 nFET 和 pFET 制造在单独的晶圆上，然后结合在一起，这两种选择都有多个挑战仍在研究中。除了 CFET，演讲者还谈到了将晶体管集成到后端 (Back End Of Line：BEOL) 互连中的 3D 集成。这些选项需要具有多晶硅沟道（polysilicon channels ）或氧化物半导体的低温晶体管，这会带来各种性能和集成挑战。在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的选项，例如高迁移率材料、隧道 FET (Tunnel FETs：TFET)、负电容 FET (Negative Capacitance FETs：NCFET)、低温 CMOS （Cryogenic CMOS）和低维材料（dimensional materials）。低维材料采用纳米管或二维材料的形式，这些材料提供比 HNS 更短的 Lg 和更低的功率，但仍处于早期研究阶段。低维材料也适用于 HNS/CFET 方法，可选择堆叠许多层。

随着 FinFET 达到极限，鳍变得越来越高、越来越薄、越来越近。鳍片数量减少正在降低驱动电流并增加可变性.

当今最先进的技术是每个设备有 2 个鳍片的 6 轨单元（track cell）。转向单鳍和更窄的 np 间距将需要新的器件架构来提高性能。

为了继续 CMOS 缩放，我们需要从 FinFET sot HNS 过渡到具有 FS 和 CFET 的 HNS。

从 FinFET 过渡到 HNS 提供了几个优势，大的 Weff，改进的短沟道效应，这意味着更短的 Lg 和更好的设计灵活性，因为能够改变片宽。

除了四个主要模块外，HNS 工艺与 FinFET 工艺非常相似。

FS 可以实现 HNS 的进一步扩展。图 11 展示了介电壁如何微缩（ dielectric wall） HNS 单元的更详细视图。

FS 工艺需要插入介电壁以减小 np 间距。

除了 FS，CFET 通过堆叠器件提供零水平 np 间距。

CFET 对于 SRAM 缩放特别有趣。SRAM 缩放已经放缓并且跟不上逻辑缩放。CFET 提供了将 SRAM 缩放恢复到历史趋势的潜力。

如前所述，有两种 CFET 制造方法，单片和顺序。

什么是GAA?

“环绕栅极晶体管”(gate-all-around；GAA)半导体制造制程，又称为环绕式栅极场效晶体管(GAA-FET)，该技术透过降低供电电压级以及增加驱动电流能力以提升性能，从而突破FinFET的性能限制。简言之，GAA技术让晶体管得以承载更多电流，同时保持相对较小。当半导体产业从22nm进展到16nm工艺节点，平面晶体管也过渡到FinFET晶体管，以降低功率泄漏、增强驱动电流、提高可扩展性、加快开关时间，为半导体逻辑组件促进整体更好的晶体管选择。于是FinFET制造技术一路从22nm芯片进展至5nm芯片。

当1986年首次展示GAA技术时，这种在实验室中建构GAA晶体管，比起大规模制造基于GAA的芯片要容易得多了。三星电子(Samsung Electronics)于2022年夏以3nm处理器节点制造首款支持GAA的芯片，并于2000年代初期开始研究GAA晶体管。2017年，这家韩国芯片制造商开始试产GAA设计，并于2019年宣布制程技术取得突破。

上图：三星专有的GAA FET“MBCFET”（出处：Samsung Semiconductor），据三星称，MBCFET的推出有望“节省50%的功率，提高30%的性能，并减少45%的面积”。

01、器件结构的演变及原因

通常而言，器件的结构主要由“栅”、“源”、“漏”三个电极组成，器件是芯片的最基本结构，如下图所示，在栅极没有加电压时，源与漏之间是没有电流导通的，只有当栅极的电压超过一定“阈值”后，氧化硅下的基底会形成一个沟道，有点类似于一个“电容器”，在这种情况下，源与漏之间的沟道被打通，进而实现器件导通。

图：RV减速器运动简图

上述是场效应晶体管的基本原理，后续器件的结构也是在这个基础上不断地改进发展而来的，从planeFET到FinFET再到目前2nm需要用到的GAAFET以及后续的MBCFET，器件的基本原理未变。

通常我们所说的芯片制程是栅极的长度，也就是下图中沟道的长度，当芯片制程来到22nm以下时，栅极长度过短，造成栅极对器件开关的控制性能下降，会出现漏电现象，即关断状态下，源与漏之间也会有细微电流流过；因此在22nm制程以下，器件的结构就由传统的平面2D结构转为3D的FinFET结构（鳍式场效应管，台湾胡正明教授提出）。

FinFET的特点就是将源极与栅极做薄做高，做成3D的结构，与传统的平面结构相比，栅极与器件的接触面从原先的1面变为3面，栅极对沟道的控制能力大大增强，有效减少了漏电流的发生，提高了晶体管的开关速度。

为了进一步改善FinFET的性能，单个器件结构的Fin可以做成多个，这样与栅极的接触面积会更大，源与漏之间的电阻与栅的长度成正比，与面积成反比，多Fin的设计更有利于提高器件的开关速度，如下图所示：

02、FinFET的局限性

目前FinFET的工艺已经相当成熟，以至于台积电3nm都继续沿用了FinFET的工艺流程，但随着器件结构的进一步微缩，FinFET的弊端也逐步显现出来。在实际的器件加工中，鳍式晶体管的尺寸缩小的一个重要衡量参数就是鳍线（Fin Line）和栅线（Gate Line）的重复周期，随着器件往5nm以下，栅极之间的间距在40nm以下后，FinFET的静电问题制约了器件性能的提升，出现各种计生电容、电阻问题。

短沟道效应和载流子迁移率与鳍宽度的趋势

载波移动性和电路 Beta 比率

当 CMOS 技术首次被引入时，强反型中的 nFET 电子和 pFET 空穴迁移率存在相当大的差异。通用电路设计目标是提供“平衡”的 RDLY 和 FDLY 延迟（和信号转换）值，这对于时钟分配网络中的任何电路尤其重要。因此，逻辑电路采用了器件尺寸指南，其中 Wp/Wn 与载流子迁移率成反比 - 即 Wp/Wn ~ mu_electron/mu_hole。例如，通常使用大小为 ~2.5 的“beta 比率”的设备。（Wp 和 Wn 是“有效”设计值——对于具有多个串联器件的逻辑电路分支，要保持相同的有效驱动强度，需要更宽的器件。）随着工艺技术在氧化物表面下方采用更薄的沟道，以及广泛的通道应变工程，电子和空穴迁移率之间的比率降低，接近统一。事实上，如下图所示，具有量化宽度值的 FinFET 器件的引入取决于载流子迁移率差异的减少。（想象一下，在下面显示的 2+2 鳍标准单元图像中尝试设计具有非整数 Beta 比率的逻辑电路。）

纳米片电路设计

上图描绘了当前 FinFET 和即将推出的纳米片技术的标准单元库图像。与每个鳍的量化宽度（Wfin ~ 2*Hfin + Tfin）不同，纳米片器件宽度是一个连续的设计参数，并且（幸运地）可以更容易地适应独特的 Beta 比率。请注意，最大纳米片器件宽度会有限制。选择性去除交错的 SiGe 超晶格层以及氧化物和栅极材料的沉积的工艺步骤需要产生高度均匀的表面和尺寸，这对于更宽的纳米片堆叠将更加困难。说到纳米片堆叠，还应注意布局器件宽度乘以纳米片层数。Jin 介绍了评估潜在层范围的深入分析的结果，如下所示。

更多的层会增加驱动电流，但通过 S/D 区域到较低层的（分布式）接触电阻会降低这种增益。大多数已发表的关于纳米片技术的研究都集中在~3-4 层上，以实现最佳效率。顺便说一句，也有已发表的研究调查纳米片制造工艺技术，这些技术将在周围氧化物和栅极的 ALD 之前局部去除一个（或多个）纳米片层，用于一组特定的器件。换句话说，一些设备可以包含少于 3 层。考虑弱器件强度最佳的电路应用，例如泄漏节点“保持器”或 6 晶体管 SRAM 位单元中的上拉器件。然而，由此产生的不均匀表面形貌增加了工艺复杂性——即将推出的 GAA 技术可能不会提供可变数量的纳米片层。相同的表面形貌问题将适用于 GAA 工艺，该工艺将尝试从超晶格 Si 层构建 nFET，从超晶格 SiGe 层构建 pFET，对于设计人员来说，与 FinFET 的量化特性相比，GAA 技术将在设备尺寸方面提供（一些）可变性。由于纳米片通道周围的 GAA 静电，泄漏电流将减少。模拟电路可能更容易优化，而不是严格依赖于鳍片数量的比率。SRAM 单元设计不再局限于 PD:PU:PG = 2:1:1 或 1:1:1 FinFET 尺寸限制。目前，FinFET 标准单元库提供集成 1X、2X、4X 驱动强度选项的单元，通常具有 3 或 4 个器件 Vt 变体。由于 GAA 技术具有更大的尺寸自由度（以及可能更少的设备 Vt 替代方案），库设计者可以从中选择一组不同的变量。看看单元库设计者如何利用这种设备灵活性将会很有趣。

正在进行的纳米片制造研发：用于 pFET 的增加的 SiGe 化学计量

纳米片 Si 层中较低的空穴迁移率是一个问题。正在进行研究以增加 pFET 纳米片层中的 SiGe 成分（由于上述形貌困难，不采用 SiGe 超晶格堆叠）。一种方法是在超晶格蚀刻后“修整”pFET Si 纳米片的厚度，并在氧化物和栅极沉积之前沉积 SiGe“包覆”层。在修整和 SiGe 包层沉积步骤之后，难点在于保持均匀的纳米片厚度。

优化寄生 Cgs/Cgd 电容

FinFET 在栅极和源极/漏极节点之间具有（相对）高的寄生电容，部分原因是鳍片之间栅极垂直侧壁到 S/D 节点的电容贡献。水平纳米片利用不同的栅极到 S/D 氧化物取向，由在 S/D 外延和 SiGe 蚀刻之前沉积在 SiGe 超晶格层中的内部间隔物产生。Jin 强调，不仅需要针对驱动电流优化纳米片和凹陷氧化物尺寸，还需要优化寄生 Cgs/Cgd 电容，如下图所示。

底部纳米片“台面”泄漏

GAA 拓扑改进了（3 面）FinFET 静电，降低了亚阈值器件漏电流。然而，最底部（或“台面”）纳米片层存在寄生泄漏路径。在超晶格蚀刻、氧化物沉积和栅极沉积步骤之后，栅极到衬底的静电提供了（非 GAA）沟道电流路径。

如上所示，Jin 强调了通过以下任一方式减少这种漏电流贡献的研发工作：

在纳米片堆叠下方引入额外的杂质

衬底和 S/D 节点之间的部分介电隔离

衬底、S/D 节点和底层纳米片栅极之间的完全介电隔离

03、GAAFET结构的优势

GAA，也叫Gate All Around，即全环绕场效应晶体管，相比FinFET结构，栅极的控制面进一步增加，由原先的3面控制转变为4面控制，随着沟道宽度与边数的增加，如下图所示，器件有着更加好的电学性能。

GAA通常有两种结构，如下图所示分别为nano wire与nano sheet结构，结构上大同小异，栅极都是4面控制，Nanosheet结构的接触面积会更大一些，因此做成片状结构对电流的控制会更好，举例如下图，相同的控制力下nanosheet只需要做三个，但nanowire需要做4个，nanowire降低了工艺的复杂程度，器件的高度也可以做的更低。