技术前沿：半导体后端工艺3——了解不同类型的半导体封装

SK海力士2023

（第一部分）：制造半导体封装所用材料的类型、半导体封装的独特制造工艺，以及半导体封装的应用案例。

半导体封装的分类

图1为您呈现了半导体封装方法的不同分类，大致可以分为两种：传统封装和晶圆级（Wafer-Level）封装。传统封装首先将晶圆切割成芯片，然后对芯片进行封装；而晶圆级封装则是先在晶圆上进行部分或全部封装，之后再将其切割成单件。

▲图1：半导体封装方法的分类（ⓒHANOL出版社）

根据封装材料的不同，传统封装方法可进一步细分为陶瓷封装和塑料封装。根据封装媒介的不同，塑料封装又可进一步分为引线框架封装（Leadframe）或基板封装（Substrate）。

晶圆级封装方法可进一步细分为四种不同类型：

1）晶圆级芯片封装（WLCSP），可直接在晶圆顶部形成导线和锡球（SolderBalls），无需基板；

2）重新分配层（RDL），使用晶圆级工艺重新排列芯片上的焊盘位置1，焊盘与外部采取电气连接方式；

3）倒片（FlipChip）封装，在晶圆上形成焊接凸点2进而完成封装工艺；

4）硅通孔（TSV）封装，通过硅通孔技术，在堆叠芯片内部实现内部连接。

晶圆级芯片封装分为扇入型WLCSP和扇出型WLCSP。扇入型WLCSP工艺将导线和锡球固定在晶圆顶部，而扇出型WLCSP则将芯片重新排列为模塑3晶圆。这样做是为了通过晶圆级工艺形成布线层，并将锡球固定在比芯片尺寸更大的封装上。

1焊盘（Pad）：一种以电气方式连接至其他媒介的通道。在芯片上，焊盘通过导线或倒片凸点与外部实现电气连接；在基板上，焊盘用于芯片之间的连接。

2焊接凸点（Solderbump）：一种通过倒片键合将芯片连接到基板的导电凸点。它还可以将球栅阵列（BGA）或芯片尺寸封装（CSP）连接至电路板。

3模塑（Molding）：使用环氧树脂模塑料（EMC）密封引线键合结构或倒装芯片键合结构半导体产品的过程。

01传统（Conventional）封装

塑料封装：引线框架

▲图2：引线框架封装方法的分类（ⓒHANOL出版社）

在塑料封装方法中，芯片被环氧树脂模塑料（EMC）4等塑料材料覆盖。引线框架封装是一种塑料封装方法，采用一种被称为引线框架的金属引线作为基板。引线框架采用刻蚀工艺在薄金属板上形成布线。

4环氧树脂模塑料（EMC）：一种热固性塑料，具有优异的机械、电绝缘和耐温特性。环氧树脂模塑料是一种分子量相对较低的树脂，能够在固化剂或催化剂的作用下进行三维固化。

图2呈现了引线框架封装方法的各种分类。20世纪70年代，人们通常采用双列直插式封装（DIP）或锯齿型单列式封装（ZIP）等通孔型技术，即，将引线插入到印刷电路板（PCB）的安装孔中。后来，随着引脚（Pin）数量的不断增加，以及PCB设计的日趋复杂，引线插孔技术的局限性也日益凸显。

在此背景下，薄型小尺寸封装（TSOP）、四方扁平封装（QFP）和J形引线小外形封装（SOJ）等表面贴装型技术陆续问世。对于需要大量输入/输出（I/O）引脚（如逻辑芯片）的产品而言，可采用四方扁平封装（QFP）等封装技术，将引线固定在四个边上。为了满足系统环境对薄型化封装的需求，薄型四方扁平封装（TQFP）和薄型小尺寸封装也应运而生。

随着半导体产品向更高速度迈进，支持多层布线的基板封装方法成为主流封装技术。但是，TSOP封装等引线框架封装方法因其制造成本较低，仍然得到广泛使用。引线框架通过在金属板上冲压或刻蚀布线形状制成，而基板的制造工艺则相对复杂，因此，引线框架的制造成本比基板的制造成本更低。综上，在生产不追求高速电气特性的半导体产品时，引线框架封装方法仍然是一种理想选择。

塑料封装：基板封装

顾名思义，基板封装方法使用基板作为媒介。由于基板使用多层薄膜制成，因而基板封装有时也被称为压层式封装。不同于引线框架封装只有一个金属布线层（因为引线框架这种金属板无法形成两个以上金属层），基板封装可以形成若干布线层，因此电气特性更加优越且封装尺寸更小。引线框架封装和基板封装的另一个主要区别是布线连接工艺。连接芯片和系统的布线必须分别在引线框架和基板上实现。当需要交叉布线时，基板封装可将导线交叉部署至另一个金属层；引线框架封装由于只有一个金属层，因而无法进行交叉布线。

如图3所示，基板封装可以将锡球全部排列在一个面作为引脚，由此获得大量引脚。相比之下，引线框架封装采用引线作为引脚，而引线只能在一侧的边缘形成。这样的部署也改善了基板封装的电气特性。在封装尺寸方面，引线框架封装由主框架和侧面引线所占空间构成，因而尺寸通常较大。而基板封装的引脚位于封装底部，可有效节省空间，因而尺寸通常较小。

▲图3：球栅阵列（BGA）和平面网格阵列（LGA）封装对比（ⓒHANOL出版社）

鉴于上述优势，如今大多数半导体封装都采用基板封装。最常见的基板封装类型是球栅网格阵列（BGA）封装。但近年来，平面网格阵列（LGA）封装日益盛行，这种封装方法采用由扁平触点构成的网格平面结构替代锡球。

陶瓷封装

陶瓷封装采用陶瓷体，具有良好的散热性和可靠性。然而，由于陶瓷制造工艺成本高昂，导致这种封装类型的总制造成本也相对较高。因此，陶瓷封装主要用于对可靠性有着极高要求的逻辑半导体，以及用于验证CMOS图像传感器（CIS）的封装。

02晶圆级封装:扇入型(Fan-In)

WLCSP(WaferLevelChipScalePackage)

晶圆级芯片封装的大多数制造过程都是在晶圆上完成的，是晶圆级封装的典型代表。然而，从广义上讲，晶圆级封装还包括在晶圆上完成部分工艺的封装，例如，使用重新分配层、倒片技术和硅通孔技术的封装。在扇入型WLCSP和扇出型WLCSP中，“扇”是指芯片尺寸。扇入型WLCSP的封装布线、绝缘层和锡球直接位于晶圆顶部。与传统封装方法相比，扇入型WLCSP既有优点，也有缺点。

在扇入型WLCSP中，封装尺寸与芯片尺寸相同，都可以将尺寸缩至最小。此外，扇入型WLCSP的锡球直接固定在芯片上，无需基板等媒介，电气传输路径相对较短，因而电气特性得到改善。而且，扇入型WLCSP无需基板和导线等封装材料，工艺成本较低。这种封装工艺在晶圆上一次性完成，因而在裸片（NetDie，晶圆上的芯片）数量多且生产效率高的情况下，可进一步节约成本。

扇入型WLCSP的缺点在于，因其采用硅（Si）芯片作为封装外壳，物理和化学防护性能较弱。正是由于这个原因，这些封装的热膨胀系数与其待固定的PCB基板的热膨胀系数5存在很大差异。受此影响，连接封装与PCB基板的锡球会承受更大的应力，进而削弱焊点可靠性6。

5热膨胀系数（Coefficientofthermalexpansion）：在压力恒定的情况下，物体的体积随着温度升高而增大的比率。膨胀或收缩的程度与温度的升高或降低呈线性关系。

6焊点可靠性（Solderjointreliability）：通过焊接方式将封装与PCB连接时，确保焊点的质量足以在封装生命周期内完成预期的机械和电气连接目的。

存储器半导体采用新技术推出同一容量的芯片时，芯片尺寸会产生变化，扇入型WLCSP的另一个缺点就无法使用现有基础设施进行封装测试。此外，如果封装锡球的陈列尺寸大于芯片尺寸，封装将无法满足锡球的布局要求，也就无法进行封装。而且，如果晶圆上的芯片数量较少且生产良率较低，则扇入型WLCSP的封装成本要高于传统封装。

扇出型WLCSP

扇出型WLCSP既保留了扇入型WLCSP的优点，又克服了其缺点。图4显示了扇入型WLCSP和扇出型WLCSP的对比。

▲图4：扇入型WLCSP和扇出型WLCSP的对比（ⓒHANOL出版社）

扇入型WLCSP的所有封装锡球都位于芯片表面，而扇出型WLCSP的封装锡球可以延伸至芯片以外。在扇入型WLCSP中，晶圆切割要等到封装工序完成后进行。因此，芯片尺寸必须与封装尺寸相同，且锡球必须位于芯片尺寸范围内。在扇出型WLCSP中，芯片先切割再封装，切割好的芯片排列在载体上，重塑成晶圆。在此过程中，芯片与芯片之间的空间将被填充环氧树脂模塑料，以形成晶圆。然后，这些晶圆将从载体中取出，进行晶圆级处理，并被切割成扇出型WLCSP单元。

除了具备扇入型WLCSP的良好电气特性外，扇出型WLCSP还克服了扇入型WLCSP的一些缺点。这其中包括：无法使用现有基础设施进行封装测试；封装锡球陈列尺寸大于芯片尺寸导致无法进行封装；以及因封装不良芯片导致加工成本增加等问题。得益于上述优势，扇出型WLCSP在近年来的应用范围越来越广泛。

重新分配层(ReDistributionLayer,RDL)

RDL技术指重新布线的行为。RDL技术旨在通过添加额外的金属层，对晶圆上已经形成的键合焊盘进行重新排列。图5显示了使用RDL技术将焊盘重新分配到边缘的中心焊盘芯片示意图和剖面图。RDL技术是一种晶圆级工艺，仅用于重新配置焊盘，经过RDL技术处理的晶圆需采用传统封装工艺完成封装。

▲图5：采用RDL技术的芯片与剖面图（ⓒHANOL出版社）

如果客户想要以独特的方式排列晶圆上的焊盘，那么，相较于引入新的晶圆制造工艺，在封装过程中采用RDL技术重新排列现有晶圆上的焊盘更加高效。此外，RDL技术也可以用于中心焊盘芯片的芯片堆叠。

倒片封装(FlipChip)

倒片封装技术因其将芯片上的凸点翻转并安装于基板等封装体上而得名。与传统引线键合一样，倒片封装技术是一种实现芯片与板（如基板）电气连接的互连技术。

然而，倒片封装技术凭借其优越的电气性能，已经在很大程度上取代了引线键合。这其中有两方面的原因：一是引线键合对于可进行电气连接的输入/输出（I/O）引脚的数量和位置有限制，而倒片封装不存在这方面的限制；二是倒片封装的电信号传输路径短于引线键合。

在引线键合方法中，金属焊盘在芯片表面采用一维方式排列，因此无法出现在芯片边缘或中心位置。而倒片键合方法在键合至基板或形成焊接凸点的过程中不存在任何工艺方面的限制。因此，在倒片封装方法中，金属焊盘可以采用二维方式全部排列在芯片的一个侧面，将金属焊盘的数量增加了2的次方。此外，用于形成凸点的焊盘可以布置在芯片顶部的任何位置。同时，用于供电的焊盘可以布置在靠近需要供电的区域，以进一步提升电气性能。如图6所示，在将信息从芯片导出至同一封装球时，倒片键合的信号路径要比引线键合短得多，电气性能也由此得到进一步改善。

▲图6：引线键合与倒片键合的信号传输路径对比（ⓒHANOL出版社）

如前所述，WLCSP和倒片封装均可以在晶圆顶部形成锡球。尽管两种技术都可以直接安装在PCB板上，但两者之间在锡球大小方面却存在根本区别。

WLCSP封装中的锡球直径通常为几百微米（μm），而倒片封装技术形成的锡球直径仅为几十微米（μm）。由于尺寸较小，我们通常将倒片封装技术形成的锡球称为“焊接凸点”，而仅仅依靠这些凸点很难保障焊点可靠性。WLCSP封装技术形成的锡球能够处理基板和芯片之间热膨胀系数差异所产生的应力，但倒片封装技术形成的焊接凸点却无法做到这一点。因此，为了确保焊点可靠性，必须使用聚合物型底部填充材料填充倒片凸点之间的空间。底部填充材料可以分散凸点所承担的应力，由此确保焊点可靠性。

除了本篇所述的封装技术之外，还有许多不同的半导体封装类型。在下一篇文章中，我们将重点介绍堆叠封装和系统级封装，同时还将介绍引线键合和硅通孔等子类别。

半导体后端工艺：了解不同类型的半导体封装

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（第二部分）：封装堆叠技术和系统级封装（SiP）技术，这两项技术都有助减小封装体积，提高封装工艺效率。

01堆叠封装(StackedPackages)

想象一下，在一个由多栋低层楼房组成的住宅综合体内，若要容纳数千名居民，则需要占据非常大的面积才能满足需求。然而，一栋摩天大楼就能容纳同样数量的居民。这个例子清楚地说明了堆叠封装具备的一大优势。相对于将多个封装水平分布在较大面积的产品，由堆叠封装（StackedPackage）组成的产品可以在减小体积的同时进一步提高性能。除了作为一种重要封装技术，堆叠封装还是产品开发过程中采用的一种基本方法。

过去，产品往往在一个封装体内只封装一个芯片，但现在可以开发涵盖多种不同功能的多芯片封装或将多个存储器芯片集成到容量更大的单个封装中。此外，系统级封装可将多个系统组件整合在单个封装体内。这些技术的问世使半导体公司能够在打造高附加值产品的同时，满足多样化的市场需求。

▲图1：堆叠封装方法的分类（ⓒHANOL出版社）

如图1所示，基于不同的开发技术，堆叠封装可分为三大类：

1）通过垂直堆叠封装体而形成的封装堆叠；2）使用引线键合技术将不同芯片堆叠在单个封装体内的芯片叠层封装；及3）使用硅通孔（TSV）1技术替代传统引线键合技术实现内部电气互连的芯片叠层封装技术。每种堆叠封装技术都具有不同的特点、优势和局限性，这将决定它们在未来的应用。

1硅通孔（TSV，ThroughSiliconVia）：一种可完全穿过硅裸片或晶圆实现硅片堆叠的垂直互连通道。

封装堆叠（PackageStacks））

封装堆叠通过垂直堆叠封装体来实现。因此，其优缺点与芯片叠层封装正好相反。封装堆叠方法将完成测试的封装体相堆叠，在某个封装体测试不合格时，可轻松地将其替换为功能正常的封装体。因而，其测试良率相比芯片叠层封装更高。然而，封装堆叠尺寸较大且信号路径较长，这导致其电气特性可能要劣于芯片叠层封装。

最常见的一种封装堆叠技术便是叠层封装（PoP），它被广泛应用于移动设备中。对于针对移动设备的叠层封装，用于上下层封装的芯片类型和功能可能不同，同时可能来自不同芯片制造商。

通常，上层封装体主要包括由半导体存储器公司生产的存储器芯片，而下层封装体则包含带有移动处理器的芯片，这些芯片由无晶圆厂的设计公司设计，并由晶圆代工厂及外包半导体组装和测试（OSAT）设施生产。由于封装体由不同厂家生产，因此在堆叠前需进行质量检测。即使在堆叠后出现缺陷，只需将有缺陷的封装体替换成新的封装体即可。因此封装堆叠在商业层面具有更大益处。

芯片堆叠（ChipStacks）-引线键合芯片叠层封装(ChipStacksWithWireBonding）

将多个芯片封装在同一个封装体内时，既可以将芯片垂直堆叠，也可以将芯片水平连接至电路板。考虑到水平布局可能导致封装尺寸过大，因而垂直堆叠成为了首选方法。相比封装堆叠，芯片堆叠封装尺寸更小，且电信号传输路径相对更短，因而电气特性更优。

然而，若在测试中发现某个芯片存在缺陷，则整个封装体就会报废。鉴于此，芯片堆叠封装的测试良率较低。

在芯片堆叠封装中，要想提高存储器容量，就需要在单一封装中堆叠更多的芯片。因而，可将多个芯片集成在同一封装体内的技术应运而生。但与此同时，人们不希望封装厚度随着堆叠芯片数量的增加而变厚，因此致力于开发能够限制封装厚度的技术。要做到这一点，就需要减少芯片和基板（Substrate）等可能影响封装厚度的所有组件的厚度，同时缩小最上层芯片和封装上表面之间的间隙。这给封装工艺带来了诸多挑战，因为芯片越薄越易于损坏。因此，目前的封装工艺正致力于克服这些挑战。

硅通孔（TSV）-硅通孔芯片叠层封装（ChipStacksWithTSV）

硅通孔是一种通过在硅片上钻孔来容纳电极的芯片堆叠技术。相比采用传统引线方法实现芯片与芯片（Chip-to-Chip）互连或芯片与基板（Chip-to-Substrate）互连，硅通孔通过在芯片上钻孔并填充金属等导电材料来实现芯片垂直互连。尽管使用硅通孔进行堆叠时使用了芯片级工艺，但却采用晶圆级工艺在芯片正面和背面形成硅通孔和焊接凸点（SolderBump）。由此，硅通孔被归类为晶圆级封装技术。

硅通孔封装的主要优势在于性能优越且封装尺寸较小。如图2所示，使用引线键合的芯片堆叠封装利用引线连接至各个堆叠芯片的侧面。由于堆叠芯片以及连接引脚（Pin）的数量增加，引线变得更加复杂，而且也需要更多空间来容纳这些引线。相比之下，硅通孔芯片堆叠则不需要复杂的布线，因而封装尺寸更小。

倒片封装（FlipChip）具有良好的电气特性，原因有以下几点：其更易在理想位置形成输入/输出（I/O）引脚；引脚数量增加；电信号传输路径较短。基于同样的原因，硅通孔封装也具有良好的电气特性。当从一个芯片向其下方的芯片发送电信号时，硅通孔封装使得信号能够直接向下传输。

相反，如果使用引线键合封装，则信号会先向下传输至基板，随后再向上传输至芯片，因而信号传输路径要长得多。如图2所示的引线芯片堆叠，芯片中心无法进行引线连接。相反，硅通孔封装可在芯片中心钻孔，形成电极，并与其他芯片连接。与引线连接不同，硅通孔封装可大幅增加引脚数量。

高宽带存储器（HBM）采用一种全新的DRAM架构，这种架构借助硅通孔技术来增加引脚数量。通常，在DRAM规范中，“X4”表示有四个引脚用于发送信息，或可以同时从DRAM发送4位（bit）信息。相应地，X8表示8位，X16表示16位，以此类推。增加引脚数量有利于同时发送更多信息。然而，由于自身局限性，引线芯片堆叠最多只能达到X32，而硅通孔堆叠则没有这方面的局限性，使HBM可达到x1024。

目前，将硅通孔封装用于DRAM的量产存储器产品，包括HBM和3D堆叠存储器（3DS）。前者用于图形、网络和高性能计算（HPC）应用，而后者则主要用作DRAM存储器模块。

HBM并非一种全封装产品，而是一种半封装产品。当HBM产品被送到系统半导体制造商那里时，系统半导体制造商会使用中介层2构建一个2.5D封装3，将HBM与逻辑芯片并排排列，如图3所示。

由于2.5D封装中的基板无法提供用于支持HBM和逻辑芯片的所有输入/输出引脚的焊盘（Pads），因此需要使用中介层来形成焊盘和金属布线，从而容纳HBM和逻辑芯片。然后，再将这些中介层与基板连接。这些2.5D封装被认为是一种系统级封装。

同样采用硅通孔封装的产品还有3DSDRAM，这是一种在PCB板上安装球栅阵列封装（BGA）4的内存模块。尽管服务器中的DRAM存储器模块需要高速传输和大容量存储，但使用引线键合的芯片堆叠封装因其速度局限性而无法满足这些要求。鉴于此，服务器等高端系统往往使用由硅通孔芯片堆叠封装构成的模块。

2中介层（Interposer）：用于2.5D配置中的裸片之间又宽又快的电信号管道。

32.5D封装（2.5Dpackage）：2.5D和3D封装在每个封装中包含多个集成电路。在2.5D结构中，两个或多个有源半导体芯片（ActiveSemiconductorChips）并排排列在硅中介层上。在3D结构中，有源芯片通过裸片垂直堆叠的方式集成在一起。

4球栅阵列封装（BGA）：一种表面贴装芯片封装，使用锡球作为其连接器。

02系统级封装（SiP）

由HBM和逻辑芯片构成的封装属于系统级封装。顾名思义，系统级封装是指在单个封装体中集成一个系统。然而，完整的系统还需包括传感器、模拟数字（A/D）转换器、逻辑芯片、存储芯片、电池和天线等组件，但就目前的技术发展水平而言，还无法将所有这些系统组件集成到单个封装体内。因此，研究人员正致力于不断开发针对这一领域的封装技术，而当前的系统级封装是指在单个封装体内集成部分系统组件。例如，使用HBM的封装将HBM和逻辑芯片集成到单个封装体内，形成一个系统级封装。

不同于系统级封装，系统级芯片（SoC）在芯片级实现系统功能。换言之，在同一个芯片上实现多个系统功能。例如，目前大多数处理器都在芯片内集成了静态RAM（SRAM）存储器，可同时在单个芯片上实现处理器的逻辑功能和SRAM的存储功能。因此，这些处理器被归类为系统级芯片。

系统级芯片需要将多种功能组合到单个芯片中，因此开发流程复杂而漫长。此外，如要对已开发出来的系统级芯片中单个元件的功能进行升级，则需从头开始对它们进行设计和开发。而系统级封装开发起来则更容易也更快，这是由于系统级封装是通过将已开发的多个芯片和器件整合在单个封装体内来实现。由于芯片本身是单独开发和制造，即使器件的结构完全不同，也很容易将它们集成到单个封装体内。同时，如果只需对功能的一个方面进行升级，则无需从头开发封装就可在芯片内集成新开发的器件。然而，如果产品将被长期大量使用，则相比系统级封装而言，将其开发为系统级芯片将更高效，因为系统级封装需要制造的材料更多，这会增加封装体积，只有这样才能将多个芯片整合到单个封装体内。

尽管系统级芯片和系统级封装之间存在各种差异，但两者并不是非此即彼的关系。事实上，可以将两者结合起来，以产生协同效应。完成系统级芯片开发后，可将其与其他功能芯片封装到单个封装体内，然后作为增强型系统级封装来实现。

在对系统级封装和系统级芯片的性能进行比较时，人们原本以为系统级芯片在单个芯片上实现，因而其电气特性会更优异。然而，随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当。

图4对使用硅通孔堆叠的系统级芯片和系统级封装的信号传输路径进行了比较。当信号从系统级芯片的一端传输到对角的另一端时，将系统级芯片分为9个部分并使用硅通孔技术进行堆叠时，传输路径会短得多。

▲图5：芯粒概念图

除了使用硅通孔堆叠的系统级封装因具备各种优势而成为焦点之外，近年来一种称为芯粒（Chiplets）的技术也受到了广泛关注。如图5所示，这种技术按照功能对现有逻辑芯片进行拆分，并通过硅通孔技术对它们进行连接。与单块芯片相比，芯粒拥有三大优势。

首先，芯粒的良率较单块芯片有所提高。当晶圆（Wafer）上芯片的尺寸较大时，则晶圆良率就会受到限制，而缩小芯片尺寸可提高晶圆良率，从而降低制造成本。例如，将一个直径为300毫米的晶圆切割为100或1000个芯片（裸片）。

如果在晶圆加工过程中，由于晶圆正面平均分布着五种杂质而导致五个芯片出现缺陷，则切割为100个芯片的产品良率为95%，而切割为1000个芯片的产品良率则为99.5%。因此，包含裸片数量越多或芯片尺寸越小的产品，其良率越高。鉴于此，按照功能对芯片进行拆分，并将其作为系统级封装而非系统级芯片中的单个芯片，有助于提高成本效益。

第二个优势是开发流程得到简化。对于单个芯片而言，如需升级芯片功能或采用最新技术，则需重新开发整个芯片。然而，如果对芯片进行分割，则只需对具有相关功能的芯片进行升级或使用最新技术对其进行开发即可，因而可缩短开发周期，提高工艺效率。例如，可以针对一些分割芯片采用现有的20纳米（nm）技术，同时针对其他芯片采用最新的10纳米以下技术，以此提高开发效率。

第三个优势是可促进技术开发集中化。由于芯片按照功能进行划分，因而无需针对每个功能来开发相应的芯片。只需开发用于核心技术的芯片，而其他芯片则可以通过购买或外包获取，这样企业就可以专注于开发自己的核心技术。

鉴于这些优点，主要半导体厂商正在引入基于芯粒技术的半导体产品或将其纳入自身的发展路线图。

目前，堆叠封装和系统级封装技术已取得长足发展，半导体研究人员将继续致力于提高这些高质量技术的能力，在提高其功能的同时，尽量缩小其占用的空间。通过生产兼具尺寸、功能和性能优势的封装产品，封装工艺的效率有望得到进一步提升。