2016年6月，台积电的7纳米FinFET工艺的256Mb SRAM良率达到2位数，2017年四月开始试产，并于2018年底接获超过四十个客户产品投片。第二代7 纳米（N7+）技术于2018年8月开始试产，2019年进入全面生产，N7+也是世界首个使用商业化的EUV制造技术。

2023年，华为mate60问世。台积电几乎每两年更新一代制程，国内按照3年计算，差不多10年。另外，这个7nm并不是大家经常理解的线宽了。石大小生认为，当制程成为宣传手段，它的“水分”也就越来越大。

1965年4月19日，时任仙童半导体联合创始人的戈登·摩尔，在《电子学》杂志上发表了一篇行业分析文章《让集成电路填满更多的元件》。在这篇文章中，摩尔根据自己对半导体技术的理解大胆的提出了一个推断，即“在最小成本的前提下，集成电路所含有的元件数量大约每年便能增加一倍。

纳米制程是指芯片制造中使用的技术制程，其中纳米级别的尺寸被用于描述制造工艺中的最小特征尺寸。制程一般按照“数字+nm”，几纳米，的表达形式，在历史上这个词曾经是有意义的。下表是IEEE发布的，从1992年到2009年，制程节点命名和晶体管的Gate Length和Half-pitch Size的关系。Gate Length表示二极管Gate极的宽度，而Half-pitch Size代表的是芯片内部互联线间距离的一半，也即光刻间距的一半。

用基本元件的关键尺寸，以及决定芯片互联密度间距来代表芯片的制程是合理的，从表格可以看出1997年前工艺节点名还是和这两个值紧密关联的。但是随着制程和工艺的精进，新一代的芯片制造不仅是通过简单的1/2缩放达到的，这也就是为什么说摩尔定律失效了。

IEEE终身研究员和英特尔资深人士Paolo Gargini谈到，现在行业中普遍使用的节点命名方法在未来将毫无意义，因为它与芯片上实际相关的任何尺寸都没有关系。我们从下面这张图可以看出台积电的7nm制程工艺和英特尔的10nm制程工艺差不多，进而两者晶体管密度和性能差不多。所以台积电7nm制程产品与英特尔10nm制程产品为同级产品。

英特尔CTO Michael Mayberry认为，用一个数字来描述半导体节点的先进性时代已经一去不复返。原则上，他更倾向于使用一个能全面测量的系统级度量法。因此，芯片行业需要寻找一个新的衡量标准。

按照这一衡量方法，Intel现在的10nm+制程实际上可以做到每平方毫米1亿个晶体管，也就是100MTr/mm²，作为对比，台积电公布的“7nm EUV”制程晶体管密度为每平方毫米9000万个，也就是90MTr/mm²。不难看出，实际上台积电最先进的7nm制程，在半导体制造水准上反而是弱于竞争对手的“10nm+”的，但总体还是差不多的。

2019年，一群著名的学者聚集在美国加州大学伯克利分校（University of California，Berkeley）组成一个非正式小组，并提出了自己的衡量标准。

该小组由半导体研究领域的大牛组成，包括胡正明、刘子在（Tsu-Jae King Liu）和Jeffrey Bokor。其中，Jeffrey Bokor是加州大学伯克利分校的电气工程系主任，胡正明是台积电前CTO，刘子在是工程学院院长和英特尔董事会成员。会上，斯坦福大学著名教授、台积电研发副总裁黄汉森（Philip Wong）与其同事选择了这些成分的密度作为参数，分别称为DL、DM和DC，并将这一命名方法称为LMC度量。

其中，DL指逻辑晶体管的密度，单位是每平方毫米的设备数；DM指系统主存储器的密度，单位为每平方毫米内存中系统主内存的密度；DC指逻辑与主存储器之间的连接密度，单位是每平方毫米的互连数。

LMC度量法的发起者表示，在当今以数据为中心的计算时代，DL、DM和DC的改进，为计算系统的整体速度和能源效率做出了主要贡献。他们绘制了历史数据，显示了逻辑、内存和连接增长之间的相关性，发现DL、DM和DC的平衡增长已持续了数十年。

再提一下量子隧穿效应。

当芯片制程达到1nm时，就会产生一种叫做量子隧穿的效应（业界俗称「漏电」）。这就是摩尔定律失效的第二个原因。为了理解这个效应，你可以把芯片想象成水库。在传统力学层面，只要水坝比水平面高，水就不会流出去。但是，当一块晶圆上所承载的晶体管达到一个临界值（也就是1nm制程）时，就会进入量子状态，水库的水就会沸腾起来，这时候就会有部分浪花溅出。具体到芯片上来，就是电子从一个晶体管跑向另一个晶体管而不受控制，就会让晶体管完全失效。实际上，在芯片制程进入7nm时，这种电子击穿效应就越来越明显了，表现在如今的手机上就是，发热问题越来越严重。

来源于半导体行业芯声，作者石大小生

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