芝能智芯出品

随着AMD Zen 5架构的发布，业界对其技术细节展开了广泛讨论，尤其是与前代Zen 4的对比中，这次的升级揭示了Zen 5在处理延迟、缓存、以及内存带宽上的重大突破。

通过与台积电合作，AMD在芯片的晶体管密度和制造工艺上进行了显著的优化，使得Zen 5即便在更复杂的晶体管设计下，仍能将其核心复杂性控制在一定范围内，为未来3D缓存的扩展铺平了道路。

Part 1

Zen 5架构的升级与创新

在此次Zen 5 CCD（核心复杂设备）设计中，AMD继续延续了8核设计，并配备了32MB的L3缓存。通过来自Fritzchen Fritz的模具照片和High Yield的深入分析，可以更清晰地了解这次升级背后的技术进步。

Zen 5的一个显著变化体现在L3缓存的优化上。AMD通过减少SRAM单元的尺寸，将L3缓存区域的面积从Zen 4中的24平方毫米缩小至15.7平方毫米。

由此，L3缓存所占芯片整体面积的比例从接近三分之一减少到了不到四分之一。这种压缩不仅节省了芯片空间，还提高了缓存效率。

Zen 5采用了台积电的N4X工艺，从而进一步提高了晶体管的密度。具体来看，Zen 5 CCD拥有83.15亿个晶体管，而其尺寸仅为70.6平方毫米。

这种密度上的大幅提升得益于新工艺在晶体管排列和制造上的突破。通过缩小4kB SRAM单元之间的间距，AMD成功将更多的晶体管封装在同一面积中，从而显著提升了性能。

Part 2

3D缓存的创新与挑战

AMD在Zen 3和Zen 4中通过引入3D V-Cache技术，大幅度提升了缓存带宽和容量。3D V-Cache通过堆叠的方式，将额外的缓存直接附加到L3缓存区域，实现了更高的带宽和性能表现。

然而，随着Zen 5中L3缓存面积的缩小，3D V-Cache的堆叠方式也需要作出相应的调整。

此前用于信号传输和电源控制的TSV（通孔硅）在Zen 5中进一步优化，使得其尺寸大幅缩小，同时数量也从Zen 4中的24000个减少到了9000个左右。

这一优化不仅节省了TSV占用的空间，还提高了整体能效和信号传输效率。

Zen 5的L3缓存面积减少，但通过高带宽的SRAM小芯片扩展，AMD仍能保持其缓存性能优势。当前使用的36平方毫米的SRAM小芯片正好覆盖了L3和L2缓存区域。

然而，由于缓存面积的减少，这些SRAM小芯片现在不得不部分覆盖Zen 5的核心区域。鉴于核心区域的发热量较高，覆盖这些区域可能会给散热带来新的挑战。

AMD或许会通过分割64MB的附加缓存，采用2-Hi小芯片（即两层32MB堆叠）的方式来解决这一问题。这样的设计既可以有效利用空间，又能避免过度影响核心区域的散热性能。

然而，进一步的技术挑战仍然存在，尤其是在保持高带宽和低延迟的同时，如何优化散热和能耗管理。Zen 5的X3D变体为我们展示了AMD在半导体设计领域不断创新的实力。

从工艺的改进到缓存架构的优化，AMD在每一个细节上都展现出了精湛的技术掌控力。虽然3D缓存的堆叠设计仍面临一些技术挑战，但通过与台积电的紧密合作，AMD有望在未来推出更高效、更具竞争力的产品。

小结

随着市场对高性能计算需求的不断增长，Zen 5及其X3D变体无疑将在高性能计算、数据中心以及消费级处理器市场中占据一席之地，通过这一代架构的演进，得到了很大的技术突破。