
VCT DRAM通过三维空间的有效利用显著提升存储密度。
三星电子已明确将在第七代10nm级DRAM内存工艺(1d nm)后导入垂直通道晶体管(VCT)技术,相关产品预计2至3年内问世。
此前,三星在1d nm后的研发方向上曾考虑1e nm与VCT DRAM两种方案,最终选定更具革新潜力的VCT技术,并将1e nm团队整合至1d nm项目中以加速开发。
VCT DRAM通过三维空间的有效利用显著提升存储密度,但其开发难度极高,需突破传统内存技术限制并采用先进的封装工艺。与此同时,竞争对手SK海力士则规划了从1d nm到0a nm,再到VG DRAM的技术路径。此举表明,三星正试图通过技术创新巩固其在DRAM市场的领先地位。
随着单元面积减小,DRAM 密度和性能提升,在 AI 等应用的推动下,4F² 技术逐渐受到各大存储厂商的追捧。此前三星曾表示,多家公司正致力于将技术过渡至 4F² 垂直通道晶体管 DRAM,但需要克服一些技术上的挑战,包括开发氧化物通道材料和铁电体等新材料。业内人士认为,三星计划 2025 年即将推出的 4F² DRAM 的首批样品可能仅仅是内部发布试制样品。半导体设备制造商东京电子则估计,采用 VCT 和 4F² 技术的 DRAM 将在 2027 年至 2028 年间问世。
在 AI 应用浪潮下,高性能内存需求持续飙升,以高带宽存储 HBM 为代表的 DRAM 受到市场的极大追捧。与此同时,为进一步满足市场需求,三大内存厂商也蓄势待发,迎接新一轮 DRAM 技术“革命”的到来。
2024年,SK海力士宣布计划开发4F2(方形)DRAM。自1c 纳米制程 DRAM商业化以来,极紫外 (EUV) 光刻制程工艺的成本一直在快速上涨。现在是时候考虑以这种方式(即使用EUV)制造DRAM是否有利可图。SK海力士正在考虑为未来的DRAM制造垂直栅极 (VG) 或3D DRAM。VG是内存制造商内部所称的4F2。三星称为垂直通道晶体管 (VCT)。
4F2是一种经过深入研究的单元阵列结构,其中晶体管垂直堆叠,也称为3D DRAM。从下往上依次为源极(source)、闸极(gate)、汲极(drain)和电容器(capacitor)。字元线(Word Line)连接到闸极,位元线(Bit Line)则连接到源极。早期 DRAM 单元结构为 8F²,而目前商业化的 DRAM主要采用 6F² 。与6F2 DRAM相比,4F² 采用垂直通道晶体管(VCT)结构可以将芯片表面积减少30%。SK海力士也计划在10纳米及以下节点将4F2与DRAM结合使用。SK海力士表示,采用VG或3D DRAM,该工艺设计可以将EUV工艺的成本降低一半。
3D DRAM(三维动态随机存取存储器)是一种新型 DRAM 技术,具有新颖的存储单元结构。与将存储单元水平放置的传统 DRAM不同,3D DRAM 将存储单元垂直堆叠,大大增加了单位面积的存储容量并提高了效率。这使其成为下一代 DRAM 的关键发展方向。在存储器市场上,3D 结构在闪存产品已经实现商业应用,而 3D DRAM 技术仍在研发中。但随着 AI,大数据等应用的蓬勃发展,对大容量,高性能存储器的需求将激增,3D DRAM 有望成为 DRAM 市场的主流产品。HBM 技术为 DRAM 的 3D 演进铺平了道路,使 DRAM 从传统的 2D 过渡到 3D。但是,当前的 HBM 不能被视为真正的 3D DRAM 技术。三星的 4F² VCT DRAM 更接近 3D DRAM 的概念,但并非 3D DRAM 的唯一方向或目标,内存厂商在 3D DRAM 方面还有更多的想法和创意。
三星计划在 2030 年实现 3D DRAM 的商业化,2024 年三星展示了两种 3D DRAM 技术,包括 VCT 和堆叠DRAM。三星先是推出 VCT 技术,随后通过将多个 VCT 堆叠在一起升级为堆叠 DRAM,不断提升 DRAM 的容量和性能。三星表示,堆叠 DRAM 可以充分利用纵向空间,在更小的面积内容纳更多的内存单元,单片容量超过 100Gb。去年 5 月,三星指出,它与其他公司一起成功制造了 16 层 3D DRAM,但强调尚未准备好量产。 3D DRAM 预计将采用晶圆对晶圆混合键合技术生产,BSPDN(背面供电网络)技术也在考虑之中。
美国公司 NEO 半导体也在从事 3D DRAM 的开发。去年,NEO 半导体宣布推出全球首款 3D DRAM 原型:3D X-DRAM。该技术类似于 3D 闪存,即通过堆叠层来增加内存容量,具有高良率、低成本和极高密度的特点。NEO 半导体 计划在 2025 年推出第一代 3D X-DRAM,堆叠层数为 230 层,核心容量为 128Gb,比 2D DRAM 的 16Gb 容量高出数倍。
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