日前UCIe联盟宣布，发布UCIe 2.0规范。其增加了对可管理性标准化系统架构的支持，并从整体上解决了SIP生命周期中从排序到现场管理的多个小芯片的可测试性、可管理性和调试（DFx）的设计挑战。

UCIe联盟表示，UCIe 2.0规范导入了可选的可管理性特性和UCIe DFx架构（UDA），其中包括每个芯片内用于测试、遥测和调试功能的管理结构，达到了与供应商无关的芯片互操作性，成为SIP管理和DFx操作提供了灵活统一的方法。

另外，UCIe 2.0规范还支持了3D封装，与2D/2.5D封装相较，可提供更高的带宽密度和更高的能效。同时还针对混合键合进行了优化，具有凸点间距功能，凸点间距可大至 10~25 微米，小至 1 微米或更小，以提供灵活性和可扩展性。

UCIe联盟释出的 UCIe 2.0 规范的要点，首先是为任何具有多个小芯片的系统级封装 （SiP） 结构的可管理性、调试和测试提供全面支持。其次是支持3D封装，可显著提高带宽密度和电源效率。第三是改进的系统级解决方案，其可管理性定义为芯片堆叠的一部分。再来则是针对互操作性和一致性测试的优化封装设计。最后，UCIe 2.0规范可完全向下兼容UCIe 1.1和UCIe 1.0。

2022 年 3 月，AMD、Arm、Google Cloud、英特尔、Meta、微软、高通、三星、台积电、阿里巴巴等企业共同宣布建立 UCIe 联盟，以打造小芯片生态系统，订定小芯片互联标准规范。 而 UCIe 全名是 Universal Chiplet Interconnect Express，就是通用小芯片互连通道，这是一种开放的行业标准，目的在封装级别建立互连。

UCIe联盟是希望可以建立一个芯片到芯片的互联标准，并培育一个开放的小芯片生态系统，以满足客户对可定制的封装级整合的需求，连接来自多个供应商的芯片。在最早的 UCIe 1.0里，涵盖了芯片到芯片之间的 I/O 物理层、协议和软件堆叠等，并利用了 PCI Express（PCIe） 和 Compute Express Link（CXL） 两种高速互连标准。而2023年发布的UCIe 1.1规范里，进一步纳进了针对汽车应用的增强功能。